歩留まり98%対50%台。同じ2nmでも明暗を分ける『歩留まり』とは何か

「2nmの量産が始まった」「先端パッケージが立ち上がった」というニュースで、性能と並んで必ず語られるのが歩留まりです。なぜ歩留まりがそこまで重要なのか、なぜ最先端ほど歩留まりが下がるのかを、ニュースの数字を入り口にしながら、陳腐化しない原理として整理します。プロセス世代の数字そのものの意味は「2nmは、もう「2ナノの長さ」を意味していなかった」で扱っています。

歩留まりとは何か

歩留まりとは、製造した製品のうち、規格を満たす良品の割合のことです。半導体では、1枚のウェハー（チップの土台になる円盤状のシリコン）から取れるチップ（ダイ＝切り出した小片）のうち、正常に動く良品の比率を指します。たとえば100個のチップを切り出して90個が良品なら、歩留まりは90%です。

この比率がなぜ重要かというと、製造コストを直接決めるからです。半導体は1枚のウェハーを丸ごと加工し、最後に格子状に切り分けて個々のチップにします。加工にかかる費用はウェハー1枚あたりでほぼ決まっているため、その中から取れる良品が少ないほど、良品1個あたりのコストは跳ね上がります。

だから歩留まりは、その製造技術が「量産に使えるか」を判定する最重要指標になります。性能がどれだけ高くても、歩留まりが低すぎれば採算が合わず、量産にはたどり着けません。1枚のウェハーがチップになるまでの工程全体は「1枚のシリコンが、チップになるまでの数百工程をたどる」で見渡せます。

なぜ歩留まりがコストを決めるのか

歩留まりがコストを決めるのは、ウェハー1枚あたりの加工費が良品の数で割られるからです。仮に1枚のウェハーから理論上100個のチップが取れ、加工費が一定だとします。歩留まりが90%なら良品は90個、50%なら45個です。同じ加工費でも、良品1個あたりのコストは後者でほぼ2倍になります。

この「良品1個あたりコスト」の差が、価格競争力をそのまま左右します。歩留まりが高いメーカーは安く売っても利益が残り、一方で低いメーカーは同じ価格では赤字になります。だからこそ歩留まりは、利益率と価格の両方を握る経営の急所です。

歩留まりはさらに、顧客が採用するかどうかにも直結します。なぜなら、チップの設計会社（ファブレス）は、量産が安定し、十分な数を確保できる製造先を選ぶからです。ファブレスと製造専業ファウンドリの分業構造は「NVIDIAは工場を持っていない」で解説しています。そのため、歩留まりが低い製造技術は、コスト高と供給不足のリスクを抱えるため敬遠されます。実際、先端ノードや先端パッケージの歩留まり競争でTSMCが優位に立ち、歩留まりが量産コストと採用可否を直接左右していると業界では分析されています（SemiWiki）。

なぜ最先端ほど歩留まりが下がるのか

最先端のノードほど歩留まりが下がるのは、微細化が進むほど、ごく小さな欠陥1つの影響が大きくなるからです。トランジスタ（電気のオン・オフを切り替える微小なスイッチ）が小さくなるほど、製造中に混入する微細なゴミや配線のわずかなズレでも、その1個が動かなくなります。線幅が細い最先端ほど、許される誤差の余裕が小さいのです。

もう1つの原理が、チップ面積と欠陥の関係です。ウェハー上には欠陥がランダムに散らばっており、チップ1個の面積が大きいほど、そのチップの中に欠陥が入り込む確率が上がります。そして1個の欠陥でチップ全体が不良になるため、面積の大きいチップほど歩留まりは厳しくなります。だからAI向けの巨大なチップや、複数のチップを1つにまとめる大面積の先端パッケージほど、高い歩留まりを保つのが難しいのです。

この2つが重なるため、最先端ノードと大面積チップは「立ち上げ初期に歩留まりが低く、量産を続けながら少しずつ改善していく」のが常です。なぜ微細化そのものが難しくなってきたのかは「小さくしたら電気が漏れ始めた。トランジスタが平面から立体へ変わった理由」で詳しく解説しています。

TSMC・Intel・Samsungで何が違うのか

歩留まりの差は、3社の地力の差としてはっきり数字に表れています。2026年5月14日のTSMC技術シンポジウムで示された数字によると、TSMCのCoWoS（複数のチップを1つにまとめる先端パッケージ技術）で大きな進展がありました。露光装置が一度に焼ける上限の5.5倍という大面積品が、歩留まり98%超で量産化したとされます。比較として、Intelのパッケージング技術EMIB-Tは約90%、Samsungの2nm（最先端ロジック）の歩留まりは50%台半ばと報じられました（Focus Taiwan）。

98%と50%台では、良品1個あたりのコストに大きな開きが出ます。つまり、同じ「2nm」「先端パッケージ」という看板でも、歩留まりが違えば採算も価格も供給量もまるで変わります。これが、同じ最先端でも明暗を分けるという意味です。同じシンポジウムでは、TSMCの2nmが25件のタップアウト（顧客の設計完了）を確定させ、70件超が開発中とも報じられ、量産の立ち上がりが先行していることがうかがえます。

このように歩留まりは、先端ノードと先端パッケージの両方でTSMCが優位に立つ源泉になっています。歩留まりが量産コストと顧客の採用を直接左右するため、3社の地力差がこの数字に集約されているといえます。CoWoSがなぜAIチップの要衝になっているのかは「AIチップの足を引っぱるのはトランジスタではなく「パッケージ」だった」で扱っています（SemiWiki）。

今後どうなるか

歩留まりの重要性は、これからさらに増します。なぜなら、微細化が物理的な限界に近づき、チップの面積も先端パッケージで大きくなる一方だからです。そして最先端ほど立ち上げ初期の歩留まりが低くなるため、それをいかに速く引き上げるかが、各社の競争力を決める焦点になります。

注目すべきは、各社が低い初期歩留まりからどれだけのスピードで量産水準へ近づけるかです。歩留まりの改善速度が速いメーカーほど、早く採算に乗せ、顧客を囲い込めます。逆に改善が遅れれば、性能で先行していてもコストと供給で後れを取ります。半導体競争の勝敗は、最終的にこの歩留まりという一点に収れんしていきます。

この記事のまとめ

• 歩留まり（yield）とは、作ったチップのうち正常に動く良品の割合で、量産に使えるかを判定する最重要指標。
• ウェハー1枚あたりの加工費は一定なので、歩留まりが低いほど良品1個あたりのコストが跳ね上がる。
• 歩留まりは製造コストと顧客の採用可否を直接左右する経営の急所。
• 微細化が進むほど小さな欠陥の影響が大きくなり、チップ面積が大きいほど1個の欠陥で全体が不良になりやすい。
• 2026年5月のTSMC技術シンポでは、TSMCの先端パッケージが歩留まり98%超、Intel約90%、Samsung 2nmが50%台半ばと報じられ、3社の地力差として表れた。