新しいスマホやAIチップの話で必ず出てくる「○nmプロセス」。小さいほどすごい、という雰囲気は伝わっても、何が2ナノなのかははっきりしません。トランジスタそのものの進化は「小さくしたら電気が漏れ始めた」で扱いました。ここでは「nmという数字の意味」に正面から答えます。
昔は『○nm』がトランジスタの部品の実際の長さでした。でも2011年ごろから、小さくすると電気が漏れる問題で、ただ縮めるのが難しくなった。そこで構造を立体に変えて性能を上げた結果、『○nm』は実際の長さではなく『何世代目か』を示すあだ名のような数字になりました。
構造で言うと（投資家向け）も見る
ノード名はDennardスケーリング終焉後、物理寸法（ゲート長・ハーフピッチ）の指標から、PPA（性能・電力・面積）世代を示すマーケティングラベルへ移行した。FinFET（2011）→ナノシートGAA（2022〜）→CFET（A7想定）と、微細化の主軸は横方向の縮小から構造革新・縦方向積層へ転換している。
「○nmプロセス」とは何か
プロセスノードとは、半導体を作る世代（製造技術のレベル）を示す呼び名です。数字が小さいほど新しい世代で、同じ面積により多くのトランジスタを詰め込め、速くて省電力なチップが作れます。ここまでは多くの人のイメージどおりです。
問題は「nm（ナノメートル＝10億分の1メートル）」が何の長さかという点です。直感的には、トランジスタのどこかが2ナノメートルなのだろう、と思えます。そして実際、かつてはそうでした。
なぜ昔はnmが実際の長さだったのか
1990〜2000年代まで、ノード名はトランジスタの実寸——とくに電気の流れをせき止めるの長さや、配線の間隔（ハーフピッチ）——とおおむね一致していました。微細化のルールはシンプルで、各世代で寸法を約0.7倍に縮めれば、面積は半分になり、速く・省電力になりました。「数字を縮める＝実際に小さくする」がそのまま成り立っていた時代です。
だから当時は「90nmプロセス」と聞けば、本当に90ナノメートル前後の構造を指していました。nmは正直なものさしだったのです。
なぜnmと実寸がずれてしまったのか
転機は、平面のトランジスタを小さくすると問題が深刻になったことです。ゲートが短くなりすぎると、スイッチを「切」にしても電流がじわじわ漏れ、発熱と電力の無駄が増えます。そのため、28nmあたりから、平面構造のまま縮めるのが限界に近づきました。
そこでIntelが2011年に22nm世代で投入したのが、立体構造のです。チャネルを薄いヒレ（フィン）状に立て、ゲートが3面から囲んで電気の漏れを抑えました。これで微細化を続けられましたが、性能向上の主役は「寸法を縮めること」から「構造を変えること」へ移りました。ここでノード名は、実寸ではなく世代を示すラベルへと意味を変えたのです（Real World Tech）。
「2nm」は実際には何ナノなのか
たとえばIBMが2021年に世界初として発表した2nm技術では、ゲートを全周で囲む（ゲートオールアラウンド）構造を採用し、爪ほどの大きさに約500億個のトランジスタを載せられるとしました。7nm世代比で性能45%向上、または消費電力75%削減という説明です。ここで言う「2nm」は、どこかの長さが2ナノという意味ではなく、この性能・密度の世代に与えられた名前です（IBM）。
GAAのナノシート構造は、FinFETのフィンと違って幅を細かく調整でき、用途に応じて電流を最適化できます。Samsungが2022年に3nmで世界初量産し、TSMCも2nm世代（N2）で採用しました。さらにIntelは18A世代で、GAAに加えて電力をチップの裏側から供給する配線技術も組み合わせています。最先端チップを実際に焼き付ける露光装置の話は「1台300億円超。最先端チップを生む露光装置とASMLの独占」もあわせてどうぞ（IEEE Spectrum）（Intel/ Tom's Hardware）。
2nmの次はどうやって進化するのか
横方向に縮めるのが限界に近づいたため、次は「縦に積む」方向に進みます。まず橋渡しとして、n型とp型のトランジスタの間に絶縁の壁を立てて間隔を詰めるforksheet（フォークシート）があり、imecが電気的な実証を報告しています（imec）。
その先の本命が（相補型FET）です。n型とp型を上下に積み重ね、横に並べていた2つを縦にまとめることで、同じ面積により多くを載せます。imecはA7ノード（2031年ごろの見込み）からの導入を想定しています。詳しくは「トランジスタを小さくするのは限界。次は「縦に積んで」面積を半分にする」で解説しています。つまり「2nm」「1.4nm」という名前が進んでも、その中身は寸法の短縮ではなく、立体化と積層へと移っていくのです（imec）。
この記事のまとめ
- 「3nm」「2nm」のnmは、今はチップの実寸ではなく性能・密度の世代を示すラベル。
- 1990〜2000年代まではゲート長などの実寸を指していたが、2011年ごろに平面の限界が来た。
- 小さくすると電気が漏れる「短チャネル効果」を、立体構造（FinFET→GAA）で抑えてきた。
- そのため寸法を縮めなくても性能・密度が上がり、ノード名が実寸から切り離された。
- 次は平面から縦方向へ。n型とp型を積むCFETがA7ノード（2031年ごろ）から本命とされる。
この記事のまとめ
- 「3nm」「2nm」のnmは、今はチップの実寸ではなく性能・密度の世代を示すラベル。
- 1990〜2000年代まではゲート長などの実寸を指していたが、2011年ごろに平面の限界が来た。
- 小さくすると電気が漏れる「短チャネル効果」を、立体構造（FinFET→GAA）で抑えてきた。
- そのため寸法を縮めなくても性能・密度が上がり、ノード名が実寸から切り離された。
- 次は平面から縦方向へ。n型とp型を積むCFETがA7ノード（2031年ごろ）から本命とされる。
よくある質問（FAQ）
Q.プロセスノードとは何ですか？＋
プロセスノードとは、半導体を製造する技術の世代を示す呼び名です。3nm・2nmのように数字で表され、数字が小さいほど新しい世代で、同じ面積により多くのトランジスタを詰め込めます。ただし現在の数字は実際の寸法ではなく、性能・密度の世代を示すラベルです。
Q.3nmや2nmの「nm（ナノメートル）」は何の長さですか？＋
今のノード名は、チップのどこかが正確にその長さという意味ではありません。かつてはトランジスタのゲート長などの実寸を指していましたが、2011年ごろに平面構造の微細化が限界に達してからは、ノード名は「性能・密度の世代」を示すラベルに変わりました。2nmだから2ナノメートルの部品がある、という関係ではないのです。
Q.なぜノード名と実際の寸法がずれたのですか？＋
トランジスタを小さくすると電気が漏れ出す「短チャネル効果」が深刻になり、平面のまま縮めるのが難しくなったためです。各社は2011年以降、ゲートが3面・全周からチャネルを囲むFinFET・GAAという立体構造へ進化させ、寸法を縮めずに性能と密度を上げました。その結果、世代名としての「nm」が実寸から切り離されました。
Q.2nmの次はどうやって進化するのですか？＋
平面方向に縮めるのが限界に近づいたため、次は「縦に積む」方向に進みます。n型とp型のトランジスタを上下に重ねるCFET（相補型FET）が本命で、imecはA7ノード（2031年ごろの見込み）からの導入を想定しています。これにより、寸法をさらに細くしなくても、同じ面積により多くの素子を載せられるようになります。
用語集
- ノード（プロセス）/ process node
- 製造プロセスの世代を表す呼び名（例：3nm）。小さいほど高性能・省電力になりやすい。
- トランジスタ/ transistor
- 電気のスイッチ。オン/オフで「0と1」を表し、計算と記憶の最小単位になる。
- 短チャネル効果/ short-channel effect
- トランジスタを小さくしすぎると、ゲートが電気の流れを止めきれなくなり、漏れ電流が増える現象。
- FinFET（フィンフェット）/ Fin Field-Effect Transistor
- 薄い「ひれ（フィン）」を立て、ゲートが3面から囲む立体トランジスタ。平面型より電気の漏れを抑えられる。
- GAA（ゲートオールアラウンド）/ Gate-All-Around
- チャネルを上下左右の全周からゲートで囲む最先端トランジスタ。FinFETよりさらに電気の漏れを抑えられる。
- CFET（相補型FET）/ Complementary FET
- n型のトランジスタをp型の真上に積み重ねる構造。横に並べないので、同じ機能を約半分の面積に収められる。
- EUV/ Extreme Ultraviolet 極端紫外線
- 波長の短い光で微細な回路を焼き付ける最先端の露光技術。装置はASMLが独占。
参考資料・引用元
- Intel's 22nm Tri-Gate Transistors（平面の限界とFinFETによる解決）報道Real World Tech（2011）— 使用箇所: 平面トランジスタは28nm以下で短チャネル効果・リーク電流が深刻化。Intelが2011年に22nm Tri-Gate(FinFET)を商用化し、ゲートが3面からフィンを制御https://www.realworldtech.com/intel-22nm-finfet/
- IBM Unveils World's First 2 Nanometer Chip Technology（ナノシートGAA）一次情報IBM（ニュースルーム）（2021-05-06）— 使用箇所: IBMが世界初の2nmチップを発表(2021)。3枚積層のナノシートをゲートが全周で囲む。7nm比で性能+45%または消費電力-75%、爪サイズに約500億トランジスタhttps://newsroom.ibm.com/2021-05-06-IBM-Unveils-Worlds-First-2-Nanometer-Chip-Technology,-Opening-a-New-Frontier-for-Semiconductors
- Samsung's 3-nm Tech Shows Nanosheet Transistor Advantage（可変幅の利点）調査会社IEEE Spectrum（2022）— 使用箇所: ナノシートはフィンの量子化と違い幅を細かく調整でき駆動電流を最適化。TSMC N2では0.5Vでリーク約75%減との報告。Samsungが3nmでMBCFETを世界初量産(2022)https://spectrum.ieee.org/samsungs-3nm-tech-shows-nanosheet-transistor-advantage
- Intel 18A — RibbonFET（GAA）とPowerVia（裏面給電）一次情報Intel（Foundry）/ Tom's Hardware（2024）— 使用箇所: Intel 18AはRibbonFET(GAA)とPowerVia(裏面給電)を採用。Intel 3比で密度30%超向上。裏面給電は配線を信号と電力で分離し性能・密度を改善https://www.intel.com/content/www/us/en/foundry/process/18a.html
- Imec Reports First Electrical Demonstration of Integrated Forksheet Devices to extend Nanosheets beyond 2nm一次情報imec（プレスリリース）（2021）— 使用箇所: forksheetはn/pの間に絶縁の壁を立て、n-p間隔を17nm(最先端FinFETの約35%)まで詰める。トラックハイトを5T→4.3Tに縮小。nanosheetとCFETの橋渡しhttps://www.imec-int.com/en/press/imec-reports-first-electrical-demonstration-integrated-forksheet-devices-extend-nanosheets
- CFET (complementary FET) — imec technology roadmap調査会社imec（2024）— 使用箇所: CFETはn型とp型を縦に積み、n-p分離をセル高から排除。トラックハイトを4T以下へ。imecはA7ノード(2031年見込み)からのCFET導入を想定。monolithic CFETが最も実現が早いhttps://www.imec-int.com/en/articles/imec-puts-complementary-fet-cfet-logic-technology-roadmap
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