Synopsysの設計ツールがTSMC A14で認証、AIエージェントも協業対象に

EDA（回路を設計する専用ソフト）の役割は、「最新チップは、たった3社のソフトがなければ設計できない」で解説しています。半導体そのものの仕組みは、「半導体とは、電気を「通す・通さない」を切り替えられる物質」が入口です。本稿は、2026年9月23日の発表がその設計の現場で何を変えるのかを、Synopsysの発表文とTSMCの公開資料から読み解きます。

A14の認証とAIエージェントの活用が、Synopsysの発表の中心である

Synopsysの発表文は、A14の認証、アナログ設計の配線対応、AIエージェントの活用、チップレット（複数の小型チップを1つにまとめる方式）向けの設計支援を並べています。認証については「A14 certification across digital, analog flows」と書き、デジタルとアナログの両フローを対象にしています。アナログ設計では、A14での配線の自動化（デバイスルーティング）に対応したと説明しています。

TSMC側のコメントは、生態系アライアンス管理部門ディレクターのAveek Sarkar氏が、発表文の中で寄せています。内容は、OIP（Open Innovation Platform、TSMCが設計会社やEDA会社と作る協力枠組み）のパートナーとの協業が、AIと高性能計算の急増する需要に応え続けるというものです。本稿が確認できたTSMC側の一次資料は、このコメントと、OIPフォーラムの開催案内です。TSMC自身のプレスリリースは見つかっていません。

回路の部品にあたるIP（設計資産）も同じ発表に入っています。N2P向けにはPCIe 7.0、HBM4、224G Ethernet PHYなどが、2nmと3nmでは64G UCIeがテープアウト（製造用データの提出）を終えたと記されています。

発表文には、A14の量産開始時期もツールの提供開始日も書かれていません。二次報道のEE Times Japanは発表の内容を日本語で伝えていますが、本稿は量産時期などの数字を一次資料で確認できた範囲に限っています。

認証とは、ファウンドリがEDAツールの使い方を確認して承認する手続きである

ファウンドリ（製造受託会社）は、自社の工場で作れる回路の条件を「設計ルール」として持っています。設計会社はEDAツールでこのルールに従って回路を描き、ファウンドリへ渡します。ツールがルールを誤って解釈すれば、製造できない設計図が出来上がります。

そこでTSMCは、EDA会社のツールとその使い方の手順（フロー）を事前に確認し、「このフローで設計すれば、A14の製造に通る」と認めます。これが認証です。Synopsysの発表文は、認証済みのフローが実装からサインオフ（製造に回す前の最終検証）までを通すと説明しています。

認証の検査項目や合格基準は、発表文に書かれていません。上の説明は、ファウンドリとEDAの関係についての本稿の理解です。

設計会社にとっての利点は、製造技術の世代が切り替わるたびにツールの使い方を一から確かめずに済むことです。TSMCのファウンドリ事業の構造は、「世界は、台湾の1社がなければスマホもAIも作れない」で扱っています。

AIエージェントは、アナログ回路の移行・デジタル回路の分析・チップレットの配置に使われる

AIエージェントとは、目標を与えると、複数の作業手順を自分で組み立てて実行するAIです。Synopsysは、アナログ・デジタル・マルチダイ（複数チップを1つのパッケージに載せる設計）の各ワークフローを、TSMCとの協業で自動化すると述べています。発表文が名前を挙げたツールは次のとおりです。

• Custom Compiler：アナログ回路を別のプロセスへ移し替える作業を速める
• Fusion Compiler：デジタル回路の実装で、LLM（大規模言語モデル）を使った分析が生産性を上げる
• 3DIC Compiler：チップレットの配置（フロアプラン）を、エージェント型AIが複数の条件で共同最適化する

同じ発表は、TSMCの先端パッケージ技術CoWoS上で、電圧を調整する回路（IVR）をパッケージと共同設計する対応も挙げています。CoWoS自体は「AIチップの足を引っぱるのはトランジスタではなく「パッケージ」だった」で解説しています。

設計期間と歩留まりの改善幅は、Synopsysの発表に数字が出ていない

Synopsysの発表文は、生産性を「boosts layout productivity」のように定性的に書いています。設計期間の短縮率も、歩留まり（製造したチップのうち良品の割合）の改善幅も、数値は載っていません。

数字を出したのはCadenceです。Cadenceの発表は、アナログ設計ツールVirtuosoの移行機能で、設計の反復回数を最大2.5倍減らせると主張しています。これはCadence自身の主張で、条件は発表文から読み取れません。

もう一つ、認証の範囲に注意が要ります。調査会社Futurum Groupのアナリスト、Brendan Burke氏は、OIPフォーラムの分析で、エージェントが出した結果を検証する枠組みは存在しないと指摘しました。従来の認証はツールの出力がルールに合うかを確認するもので、AIエージェントの判断が正しいかを保証するものではありません。

Cadenceも同じ日にA14認証を発表し、EDA二強が並んだ

Cadenceは同じ2026年9月23日、デジタル・サインオフ・カスタム/アナログの各フローがA16とA14で認証されたと発表しました。N3・N2・A16・A14にまたがるエージェント型AIの設計フローも、TSMCとの協業の対象です。両社の市場での位置づけは「チップ設計ソフト2社が世界市場の6割を握っていた―Synopsys・Cadenceの堀」で分析しています。

このため、A14の認証だけでは、設計会社がどちらのツールを選ぶかは決まりません。筆者は、差がつくのは認証の先、つまりAIエージェントが実際の設計で出した成果だと見ています。Synopsysの発表文にその成果の数字が載っていないことは、今後の確認事項です。

日本の設計会社は、A14で使えるツールの組み合わせを11月のTokyoフォーラムで確かめられる

TSMCのOIPフォーラムは、2026年11月6日に東京のグランドハイアット東京で開かれます。北米は9月23日にサンタクララで済んでおり、台湾は11月12日、中国は11月17日、欧州は11月24日の予定です。

以下は筆者の見方で、公式発表の範囲外です。日本の設計会社が最初に確かめる点は、自社が使うEDAがA14で認証を受けているかどうかです。発表文はN2PとN3Pの回路IPの実績も挙げており、現行の世代で設計する会社も、同じ資料から自社が使う世代の対応状況を確認できます。

次に確認すべきは、東京のフォーラムで、AIエージェントの適用範囲と、設計期間の短縮を示す数字が出るかどうかです。

この記事のまとめ

• Synopsysは2026年9月23日、TSMCのA14向けにデジタル・アナログ両フローの認証とエージェント型AI機能の実現を発表した。
• 認証はファウンドリがEDAフローの使い方を確認して承認する手続きで、AIエージェントの判断の正しさを保証するものではない。
• AIの対象はCustom Compiler（アナログ移行）、Fusion Compiler（LLM分析）、3DIC Compiler（チップレット配置）の3ツールである。
• 設計期間の短縮率と歩留まりの改善幅は、Synopsysの発表文に出ていない。Cadenceは反復回数を最大2.5倍減らせると主張している。
• TSMCのOIPフォーラム東京は2026年11月6日に開催される。