チップ設計ソフト2社が世界市場の6割を握っていた―Synopsys・Cadenceの堀

集積回路の設計は本来、人間の手に余る作業です。NVIDIAのBlackwellは2,080億トランジスタを持ち、Appleの最新SoCでさえ数百億トランジスタが並びます。こうした設計を自動化するのが「EDAと呼ばれるソフトウェア」です。つまり、EDAなしに現代のチップは設計できません。

EDAとは何か―数百億トランジスタを設計する唯一の手段

EDA（Electronic Design Automation）は、半導体の回路を設計するための専用ソフトウェア群です。設計者が書いた回路の記述を実際の回路データに変換し、部品の配置と配線を決め、信号が正しいタイミングで伝わるかを検証し、動作を確認する——設計の全工程を担います。

現代のチップは数十億から数百億のトランジスタを内包します。しかし、人手でこれを設計・配線するのは数学的に不可能です。そこで設計エンジニアは、チップの動作を抽象的な設計記述として書き、EDAがそれをシリコン上の物理的な回路に変換します。最先端のファウンドリが製造する前段階として、必ずこのプロセスを経ます。

EDAはシリコンサイクルの外側にあります。チップが売れなくても設計ツールのサブスクリプション収入は続き、業績は安定しやすいです。そのため、景気変動よりも設計工数の増減に左右されます。これがEDA企業の財務特性です。

なぜSynopsysとCadenceが2社で6割を握れるのか

EDA市場はSynopsys約31%・Cadence約30%・Siemens EDA（旧Mentor Graphics）約13%、上位3社で世界収益の約74%を占めます（TrendForce）。

この寡占構造を支えるのは三重の堀です。

第一の堀はツールチェーン全体のロックイン。 EDA製品は単体ではなく「フロー」として使われます。論理合成ツールと静的タイミング解析ツール、物理設計ツールはベンダー間の統合が最適化されており、途中だけ競合製品に差し替えると予期しない不整合が生じます。

第二の堀は設計IP（回路の設計図）のカップリング。 設計IPは特定のEDAバージョンで検証・認定されており、EDAを切り替えると再認定が必要になります。自動車向けはISO 26262の機能安全認定がリセットされ、再取得に数百日単位の工数がかかります。

第三の堀は設計者の習熟。 ベテランエンジニアが10〜20年かけて習得したツール知識と最適化ノウハウは移転しにくいです。企業がEDAを切り替えると設計者の生産性が一時的に大幅低下します。採用・教育コストを含めれば、ツール切り替えは半導体1〜2世代分の損失にもなり得ます。

（出典：SemiAnalysis）

Synopsysの事業構造―デジタル設計からシステム解析まで

Synopsysは1986年にアート・デ・ヒュース博士がノースカロライナで創業しました。本社はカリフォルニア州サニーベールです。FY2024（2024年10月期）の売上高は約61億ドルで、EDA大手のなかで最大規模です（Synopsys, Inc.）。

主力製品は3系統です。第1はデジタル回路の設計を自動化するツール群、第2は仕上がった回路の配置やタイミングを検証・最適化するツール群、第3は設計済みの回路ブロック（IP）のライセンスです。とくにタイミング検証では「PrimeTime」が業界のデファクト標準として定着しており、これを置き換えるのは現実的に不可能に近いです。

**Ansys買収（約350億ドル・2025年7月完了）**はSynopsysの歴史最大の買収です。Ansysは機械・熱・電磁気シミュレーション市場をほぼ独占するソフトウェア企業です。そして、チップの設計（EDA）とシステム全体の物理シミュレーション（Ansys）を統合することで、チップから基板・筐体・電源まで一貫した「チップ〜システム共設計」を一社で提供する戦略に踏み込みました（Synopsys）。

Cadenceの事業構造―アナログ設計とハードウェア検証

Cadenceは1988年にSDA SystemsとECADの合併で誕生しました。本社はカリフォルニア州サンノゼです。FY2024（2024年12月期）の売上高は約46億ドルです（Cadence Design Systems, Inc.）。

Cadenceの最大の強みはアナログ・混合信号設計ツール「Virtuoso」です。アナログ回路設計でのVirtuosoのシェアは圧倒的で、事実上の業界標準として30年以上使われ続けています。電源管理IC、RFチップ、センサ処理回路のすべてがVirtuosoで設計されます。なぜアナログ回路でここまで強いのかというと、アナログ設計は回路図と物理レイアウトを人手で精度高く調整するため、ツール特有の操作感と内部パラメータへの習熟が不可欠で、Virtuosoへの依存が特に深いためです。

設計中のチップを専用ハードウェア上で高速に模擬動作させる「Palladium」も独自の強みです。これにより、チップが完成する前からソフトウェアと組み合わせた検証ができます。とはいえAIチップのような複雑なシステムはシミュレーションだけでは検証しきれず、だからこそエミュレーションが欠かせません。NVIDIA・Apple・Qualcommなどの主要チップ設計企業で使われています。

対中輸出規制という急所

EDAは米国のソフトウェアであるため、輸出管理規則（EAR）の対象となります。2024〜2025年に米国政府は対中規制を強化し、SynopsysとCadenceはエンティティリスト（取引に米政府の許可が必要な規制リスト）に掲載された中国企業への製品提供を制限されました。中国の半導体国産化戦略において、EDA依存は技術的な急所のひとつです。

「中国の半導体国産化戦略」の文脈では、成熟ノード（28nm以上）向けには中国国産EDA（华大九天/Empyrean等）が存在し部分的に代替できています。

規制強化は短期的に収益への下押し要因となりますが、台湾・韓国・日本・欧州・北米での需要拡大が補っています。世界のファブレス・ASIC設計企業は引き続きSynopsys・Cadenceに依存しており、長期的な市場成長の変動は限定的です。

Synopsys・Cadenceの競争構造

EDAビジネスの競争構造は「NVIDIAのCUDA」に似た「ソフトウェアのエコシステム全体を乗り換えるコスト」を堀とする形態です。

チップが進化し、設計が複雑になるほどEDA企業の存在感は増します。最先端ノードへの移行も、チップを立体的に積む設計も、複数の小チップを組み合わせる設計（チップレット）も、いずれもEDAの工数を増やす方向に働きます。

この記事のまとめ

• EDA市場はSynopsys（約31%）・Cadence（約30%）の2社で世界シェア約6割を占め、Siemens EDA（約13%）を加えた3社で約74%。
• 乗り換えが起きない三重の堀：ツールチェーンのロックイン、設計IPカップリング（ISO 26262再取得等）、設計者の習熟。
• Synopsys FY2024売上約61億ドル。Ansys買収（約350億ドル・2025-07完了）でEDA×システムシミュレーションの一体化へ踏み出しました。
• CadenceはVirtuosoでアナログ設計をほぼ独占、Palladiumでエミュレーション市場を押さえます。FY2024売上約46億ドル。
• 対中輸出規制でエンティティリスト向け販売が制限。先端EDAへの依存は中国半導体国産化の最大の急所のひとつ。