「2.5D」と「3D」を分けるのは、横に並べるか縦に積むかだった

AI半導体の解説には、CoWoS・SoIC・EMIB・InFO・インターポーザ・RDL・TSV・ハイブリッドボンディングといった用語が一気に並びます。一見バラバラに見えますが、これらは「並べ方（2.5D/3D）」と「土台の作り方」という共通の物差しで分類できます。OSAT（チップの組み立てを専門に請け負う会社）や先端パッケージ全体の概観は「こちらの記事」で扱っており、本記事ではその分類と用語そのものを深掘りします。

2.5D・3Dパッケージとは何か

2.5Dパッケージとは、複数のチップを横に並べ、その下に敷いた「土台（インターポーザ）」の微細配線でチップ同士をつなぐ実装方式です。3Dパッケージとは、チップを縦に積み重ね、上下の層を貫通配線などで直接つなぐ実装方式です。横に並べるか、縦に積むか——これが両者を分ける最も基本的な軸です。

なぜ「2.5D」という中途半端な呼び名なのか。普通のパッケージングは、チップを基板の上に1つ載せるだけの「2D」です。一方、チップを縦に積む真の立体構造が「3D」です。2.5Dは、チップ自体は横並び（2D的）でも、その下に微細配線の層を1枚はさむことで、2Dと3Dの中間的な密度を実現するため「2.5D」と呼ばれます。

3Dのほうが配線距離が短くなり、接続密度も高くなります。半導体研究メディアSemiEngineeringの整理でも、2.5Dは横並びのチップをインターポーザでつなぐ構成です。3Dはチップを縦積みしてTSV（貫通配線）やハイブリッドボンディングで直結する構成として区別されています（Semiconductor Engineering）。

インターポーザ・RDL・ファンアウトはどう違うのか

2.5Dの「土台」をどう作るかには、大きく3つの系統があります。シリコンインターポーザ、RDLインターポーザ、そしてファンアウトです。違いは「材料」と「配線の細さ」、そして「コスト」にあります。

シリコンインターポーザとは、シリコン（ウェハーと同じ素材）でできた土台に極めて微細な配線を作り込み、TSVで下の基板まで電気を通す方式です。TSV（Through-Silicon Via＝貫通配線）とは、シリコンを垂直に貫いて銅などを詰めた電気の通り道のことです。最も微細な配線が引ける反面、シリコンを土台に使うため高価で、サイズにも制約があります。

RDL（Redistribution Layer＝再配線層）とは、樹脂とメッキ（銅）で作る配線層のことです。シリコンほど微細ではありませんが、ずっと安価です。シリコンインターポーザの代わりにRDLを土台にしたものを「RDLインターポーザ」と呼びます。

ファンアウト（FOWLP＝Fan-Out Wafer-Level Packaging、TSMCの商品名はInFO）とは、インターポーザという別部品を用意しない方式です。チップの周囲に直接RDLを広げて端子を「外側へ展開（fan-out）」します。高価なシリコンインターポーザが見合わない用途で、低コストに高密度を実現する手段として使われます。整理すると、シリコンインターポーザ＝最微細・高価、RDL＝中間、ファンアウト＝土台レスで低コスト、という関係になります。

そして縦方向の接続では、従来のマイクロバンプ（チップ間をつなぐ微小なはんだの粒）が、ハイブリッドボンディングへ置き換わりつつあります。ハイブリッドボンディングとは、はんだバンプを使わず銅と銅を直接接合する技術です。

TSMCのSoICはバンプ接合の数十〜百µm級ピッチに対し、0.9µm級の極微細ピッチまでスケーリングする計画を示しています。バンプを廃するほど、接続は細く・密に・短くできます。詳しくは「ハイブリッドボンディングとSoIC」で扱っています（TSMC / IEEE Hot Chips）。

CoWoSやSoICはどこに当たるのか

ここまでの地図に、実際の製品名を置いてみます。CoWoS（Chip on Wafer on Substrate、TSMC）とEMIB（Intel）は、いずれも横並びの2.5Dです。SoIC（TSMC）とFoveros（Intel）は、縦に積む3Dです。名前の派手さに惑わされず、まず「横か縦か」で仕分けるのが分類のコツです。

CoWoSは、土台の違いでさらに3種類に分かれます。CoWoS-Sはシリコンインターポーザを使う最微細タイプ、CoWoS-RはRDLインターポーザを使う低コストタイプです。CoWoS-LはLSI（Local Silicon Interconnect＝局所的なシリコンの橋）とRDLを組み合わせたタイプです。

EMIBは、シリコンの橋を基板に埋め込んで必要な場所だけ微細配線でつなぐ点で、CoWoS-Lの発想に近い2.5Dです。AI向けGPUとHBMの実装は、この「CoWoSによる先端実装」が中心になっています。

一方SoIC（System on Integrated Chips）は、TSMCが「フロントエンド3D」と位置づける縦積み技術で、ハイブリッドボンディングでチップ同士を直接接合します。CoWoSが完成したチップを横に並べる「後工程の組み立て」なのに対し、SoICは前工程に近い工程でウェハー／チップを銅接合する点が決定的に異なります。実際の最先端品では、SoICで縦に積んだ塊をさらにCoWoSで横に並べる、という3Dと2.5Dの組み合わせも使われます。チップを小さく分けて組み合わせる「チップレット」設計と、これらの実装技術は一体で進化しています（Semiconductor Engineering）。

なぜAIチップに必須なのか

AIチップで2.5D/3Dが事実上の必須技術になっているのは、GPUとHBM（広帯域メモリ）を「できる限り短い配線」でつなぐ必要があるからです。AIチップは計算のたびに膨大なデータをメモリとの間で往復させるため、データを運ぶ帯域がボトルネックになります。配線が長いほど遅延と消費電力が増えるため、両者を物理的に近づけ、太く短くつなぐことが性能に直結します。

普通の基板に1つずつチップを載せる2D実装では、GPUとメモリの距離が遠く、必要な帯域を確保できません。そこで横並びでも極短配線にできる2.5D（インターポーザ）や、縦に積んで距離をほぼゼロにする3D（ハイブリッドボンディング）が選ばれます。さらに、GPUが大型化して1枚のチップ製造限界（レチクル）を超える局面でも、複数チップを並べて1つに見せる2.5D/3Dが解になります。AI半導体の品薄が、GPU本体よりむしろこのパッケージ能力で決まってきたのは、ここに理由があります。

今後

分類軸そのものは「2.5D／3D」「土台の種類」で当面安定しますが、その内側では微細化が続きます。縦接続はマイクロバンプからハイブリッドボンディングへ移り、ピッチはサブミクロン級へ向かいます。横方向では、シリコンインターポーザのサイズ制約や反りを避けるため、「ガラス基板」を土台に使う動きも始まっています。

重要なのは、新しい商品名が次々に登場しても、本記事の地図——横か縦か、土台は何か、接続はバンプかハイブリッドボンディングか——に当てはめれば、その正体はほぼ把握できる点です。用語の洪水に飲まれず、まず分類軸に戻ることが、先端パッケージを読み解く近道になります。

この記事のまとめ

• 先端パッケージの分類は「2.5D（横並びを土台でつなぐ）」と「3D（縦に積んで直結する）」の2軸で整理できる。
• 2.5Dの土台はシリコンインターポーザ（最微細・高価）、RDLインターポーザ（中間）、ファンアウト（土台レスで低コスト）の3系統に分かれる。
• 縦の接続はTSV（貫通配線）が基本で、最先端ではマイクロバンプを廃したハイブリッドボンディングが0.9µm級ピッチへ向かう。
• CoWoS・EMIBは2.5D、SoIC・Foverosは3D。CoWoSはS（シリコン）/R（RDL）/L（橋＋RDL）で土台が異なる。
• AIではGPUとHBMを極短配線でつなぐ必要があり、2.5D/3Dと微細な接続が事実上の必須技術になっている。