はんだバンプを捨てたら、チップ間の配線密度が100倍になった

AI半導体の性能は、いまや1つのチップを小さくするだけでは伸びません。複数のチップを近づけ、いかに太く短くつなぐかが勝負になっています。その「つなぎ方」を根本から変えるのが、銅電極を直接接合するハイブリッドボンディングです。微細化そのものが鈍化した背景は「ムーアの法則とパッケージが主役になった理由」で解説しています。

前提として、関連する基礎は「GPUより「メモリ」がAIの性能を決める（HBMとCoWoS）」と、「微細化が限界でも進化する「組み立て方」」で押さえておくと、この記事の位置づけがわかりやすくなります。ここでいう「組み立て方」とは、OSAT（チップの検査・組み立てを請け負う会社）が担うパッケージング（チップを基板にまとめる工程）のことです。

ハイブリッドボンディングとは何か

ハイブリッドボンディングとは、はんだバンプを使わず、銅の電極と周囲の絶縁膜を平らに磨いてチップどうしを直接接合する3D積層技術です。Cu-Cu（銅-銅）接合とも呼ばれます。

従来は、チップの間に「マイクロバンプ」と呼ぶはんだの小さな粒を並べ、熱で溶かしてつないでいました。ハイブリッドボンディングでは、チップ表面の銅電極と絶縁膜を、原子レベルで平らに磨く研磨工程でナノ単位まで平坦にし、貼り合わせて加熱します。すると絶縁膜どうしが密着し、銅どうしが拡散して一体化します。銅（導体）と絶縁膜（誘電体）を同時に接合するため「ハイブリッド」と呼ばれます。

「バンプレス」とは、このはんだの粒（バンプ）を使わないという意味です。粒がないので、接点をはるかに細かく・高密度に並べられます（imec）。

どうやって接合するのか

接合の鍵は「平坦さ」です。銅電極が絶縁膜より少しでも出っ張れば膜どうしが密着せず、逆に凹みすぎれば銅どうしがつながりません。たとえるなら、表面を鏡のように磨き上げたガラス板どうしが、接着剤なしでもぴたりと吸い付くように貼り合わさるのと同じ原理です。研究機関imecのプロセスでは、銅の凹みを2.5nm（ナノメートル＝100万分の1ミリ）未満に抑えるところまで磨き込んでいます。

接合の単位には、ウェハーどうしを丸ごと貼り合わせる方式と、個片化したチップをウェハーに載せる方式の2種類があります。いずれも、チップを置く位置のズレをnm単位に抑える超高精度の位置合わせが要求されます。

接合ピッチ（隣り合う電極の間隔）は急速に縮んでいます。imecはチップ単位の接合で2μmピッチ（位置ズレ350nm未満）を、ウェハーどうしの接合では400nmピッチまでを学会で示しました。はんだバンプが数十μm止まりだったことを考えると、桁違いの微細さです。この高密度化が、メモリを論理チップの上に直接積む「メモリ・オン・ロジック」への道を開きます（imec）。

なぜこれが密度・電気・熱で有利なのか。理由は単純で、接合部が「短く・細く・銅だけ」になるからです。はんだの粒を介さないので接点の高さが数μm以下に縮み、信号が通る距離が短くなります。

銅は電気をよく通すため、はんだ層がなくなることで抵抗と寄生容量（信号を鈍らせる電気的な重り）が下がり、消費電力あたりの転送速度が上がります。さらに銅は熱伝導が良いので、上下のチップの間で熱が逃げやすくなり、積層したときの放熱でも有利になります。

なぜいま重要なのか

ハイブリッドボンディングが主役に躍り出たのは、AI半導体が「はんだバンプの限界」にぶつかったからです。

その先頭にいるのがTSMCのSoIC（System on Integrated Chips）です。SoICはチップを上下に重ねて1つのチップのように動かす3D積層ブランドで、はんだを使うSoIC-Pと、ハイブリッドボンディングを使うバンプレスのSoIC-Xに分かれます。AIやHPC（高性能計算）向けにはSoIC-Xが採用されます。報道ベースでは、SoIC-Xは6μm級のピッチで、従来のマイクロバンプ（30〜40μm級）に対して相互接続密度を約100倍に高めるとされます（要確認）（TSMC）。

もう一つの引き金が「広帯域メモリHBM」です。次世代のHBM4はデータの出入口（インターフェース）が従来の1024本から2048本へ倍増します。これだけの本数を従来のはんだバンプで物理的にさばくのは難しく、銅電極を高密度に直接接合するハイブリッドボンディングが有力な接続手段になります。NVIDIAの次世代「Rubin」世代がSoIC-XでHBM4を統合すると報じられており、ハイブリッドボンディングはAIアクセラレータの帯域を引き出す中核技術になりつつあります（要確認）（TechInsights）。

この流れは、これまでCoWoSに代表される横方向の実装（2.5D）が担ってきた高密度化を、縦方向（3D）へ押し進めるものです。2.5Dと3Dの分類は「インターポーザと2.5D/3Dパッケージ」で整理しており、土台側でも「樹脂からガラス基板への移行」が進んでいます。接合・基板・メモリが同時に世代交代しているのが、いまのAIパッケージング競争の姿です。

課題と今後

最大の課題は歩留まり（良品率）です。ハイブリッドボンディングはnm単位の平坦さと位置精度を要求するため、わずかな塵や凹凸が即不良につながります。そこでimecは、チップ切断にプラズマダイシング（プラズマで切り出し、削りカスや表面ダメージを抑える手法）を使うなど、表面を汚さない工夫を重ねています。

コストと装置も壁です。超高精度の接合装置や前処理（CMP・洗浄）が必要で、量産での歩留まり確立が普及の鍵を握ります。とはいえ、はんだバンプでは越えられない密度の壁が見えている以上、AI半導体の高性能化は当面この技術に依存します。今後は、論理チップどうしを積む「ロジック・オン・ロジック」へと用途が広がる見通しです。

なお本記事は技術解説であり、投資助言ではありません。

この記事のまとめ

• Cu-Cuハイブリッドボンディングは、はんだバンプを使わず銅電極と絶縁膜を平坦化して直接接合するバンプレスの3D積層技術。
• はんだバンプの数十μmに対し、ハイブリッドボンディングは数μm以下（imecはチップ単位で2μm、ウェハー単位で400nm）まで接合ピッチを詰められる。
• 接合部が短く銅だけになるため、電気抵抗・寄生容量が小さく熱も伝わりやすい——密度・電気・熱で有利。
• TSMCのSoIC-X（バンプレス）がこの技術を採用し、6μm級ピッチでマイクロバンプ比100倍級の密度を狙う。
• 出入口が2048本に倍増するHBM4や3D-ICでは、はんだバンプの限界を超える接続手段として中核になる。