ムーアの法則は終わっていない。ただ、主役がトランジスタからパッケージに移っただけだった

ムーアの法則とは何か

ムーアの法則とは、集積回路に載るトランジスタの数が約2年で2倍になる、という経験則のことです。物理法則ではなく、業界が目標として追いかけ続けたことで実現してきた「自己成就する予言」です。

提唱したのはFairchild Semiconductorの研究開発部長だったGordon Mooreです。1965年4月19日、業界誌『Electronics』に論文を発表しました。タイトルは「Cramming more components onto integrated circuits（集積回路により多くの部品を詰め込む）」です。当初は「毎年2倍」、1975年までに1チップに65,000個の部品が載ると予測しています（Electronics Magazine / Computer History Museum）。

その後Mooreは1975年のIEDM（半導体の最重要学会）で予測を見直し、ペースを「約2年で2倍」に修正しました。これが今日まで使われる基準です。なお「18か月で2倍」という言い回しはIntelのDavid Houseによる別表現で、Moore自身の数字ではありません（Wikipedia）。

なぜ「単純な微細化」が効かなくなったのか

最大の原因は、デナードスケーリング（Dennard scaling）という別の法則が先に終わったことです。これが「電力の壁」を生み、クロック周波数の伸びを止めました。

デナードスケーリングとは、トランジスタを小さくしても同じ面積あたりの消費電力が一定に保たれ、性能と効率が同時に伸びる、という法則です。Robert Dennardらが1974年に発表した論文で示しました。論文名は「Design of ion-implanted MOSFET's with very small physical dimensions」です。電圧も寸法に合わせて下げられるため、縮小するほど速く・省エネになる——これが微細化の「うまみ」の源でした（Wikipedia）。

ところが2005〜2007年ごろ、ゲート長が90nm前後まで縮むと、この前提が崩れます。トランジスタをオフにしても流れてしまう漏れ電流（リーク電流）が無視できなくなり、電圧をそれ以上下げられなくなりました。その結果、縮小しても電力密度（面積あたりの発熱）が上がってしまい、クロックを上げると冷やしきれない状態に陥ります。これが「電力の壁」です。

CPUの動作周波数が数GHzで頭打ちになり、進化の方向がマルチコア化へ転じたのはこのためです（Rambus）。

ムーアの法則そのものは終わったのか

トランジスタ密度の向上という意味では、まだ終わっていません。鈍ったのは「同じコストで2倍」という経済性のほうです。

理由は、最先端ノードの開発・製造コストが急騰したことにあります。装置コストの高さに加え、微細化が進むほど工程数と検査が増え、良品率を立ち上げる難しさも増しています。そのため、トランジスタ1個あたりのコスト低下は以前ほど素直に進まなくなりました。

それでも密度自体は伸び続けています。実際、TSMCは2025年に最先端の2nm級ノード「N2」を量産に移しました。N2はTSMCにとって初のGAAナノシート採用です。

前世代の3nm級ノード「N3E」と比べると、同じ消費電力なら10〜15%の性能向上、同じ性能なら25〜30%の低電力化を実現し、ロジック密度は約15%向上します。「2年で2倍」ほどの勢いはありませんが、進歩は明確に続いています（Tom's Hardware）。

微細化はどこまで立体化したのか

トランジスタ単体の進化は、平面から立体へと形を変えることで続いてきました。これが「終わっていないが形を変えた」の半分です。

下の3Dモデルで、平面→FinFET→GAAという流れを回転・拡大して確認できます。平面では、小さくするほど電気が漏れました。そこでチャネルをヒレ状に立ててゲートで3方向から囲んだのがFinFET（2011年Intelが量産）、4方向すべてを囲んだのがGAA（ナノシート）です。

囲み方を増やすことで漏れを抑え、微細化を延命してきたわけです。GAAの次は、n型をp型の真上に積むCFETが控えています。詳しくは「小さくすると電気が漏れ始めた理由」と、「次に縦積みで面積を半分にする次世代構造」で解説しています。なお「2nm」という呼び名がもう実寸法を指さない事情は、「2nmはもう長さを意味していない」にまとめています。

More than Mooreとは何か

More than Moore（モア・ザン・ムーア）とは、トランジスタをこれ以上小さくするのではなく、複数のチップをつないだり積み重ねたりして性能を伸ばす考え方のことです。微細化（More Moore）の限界を、設計と実装で補う発想です。

その中心がチップレットです。巨大な1枚のチップを作る代わりに、機能ごとに小さなチップへ分割し、レゴのように組み合わせます。小さいチップほど良品率が高く、製造コストを抑えられるからです。AMDがCPUで先行し、いまやAI向けGPUの標準的な作り方になりました。

これらを1つのパッケージにまとめるのが先端パッケージです。複数のチップレットと積層メモリを1枚のシリコン土台の上に横並びで載せる技術に加え、チップを直接貼り合わせて縦に積む3D積層の技術もあります。

配線距離をミリ単位からマイクロ単位へ縮め、電力と遅延を大きく減らす狙いです。TSMCはこの先端パッケージ技術で、2029年には1パッケージに最大24個の3D積層チップレットを載せる計画です。2024年比で約48倍の演算トランジスタを実現する見込みを示しています（Tom's Hardware）。

つまり、かつてはトランジスタを縮めて密度を上げていたのに対し、いまは「横につなぐ」「縦に積む」ことで実効的な密度を上げています。AIの計算需要を支えているのは、まさにこのパッケージの進化です。仕組みは「AIの性能を決めるのはGPUよりメモリだった」で詳しく見られます。

投資の視点でムーアの法則をどう見るか

投資の観点では、「nm数の小ささ」だけを進歩の指標にするのは危険です。価値の源泉が、微細化から実装（パッケージと積層）へ広がったからです。

見るべきは3点です。第一に、チップレットと先端パッケージの競争力です。とりわけ先端パッケージの生産能力は事実上AIチップ供給のボトルネックになっており、だからこそここを握る企業の優位は大きくなります。

第二に、最先端ノードの良品率と、巨額の投資を回収できる稼働率です。第三に、積層メモリの帯域幅です。単純な微細化が鈍るほど、これら「More than Moore」の領域が利益の差を生みます。なお本記事は投資助言ではありません。

この記事のまとめ

• ムーアの法則は1965年にGordon Mooreが提唱し、1975年に「約2年でトランジスタ数2倍」へ修正された経験則である。
• デナードスケーリング（縮小しても電力密度が一定）は2005〜2007年に電力の壁で終わり、クロックの伸びが止まった。
• 最先端ノードのコストは急騰し、トランジスタ1個あたりのコスト低下は鈍化したが、密度向上自体は続いている（TSMC N2を2025年量産）。
• 進化の主役は、トランジスタ単体の縮小からチップレット・3D積層・先端パッケージ（More than Moore）と、FinFET→GAA→CFETの立体化へ移った。
• 投資では「nm数」より、パッケージ・積層の競争力、最先端の良品率と回収力で見るのが要点になる。