トランジスタを小さくするのは限界。次は「縦に積んで」面積を半分にする

「トランジスタが平面から立体へ変わった理由」で、平面→FinFET→GAAと進んできた流れを見ました。ではGAAの次に何が来るのか。答えは「トランジスタ単体の縮小」から「トランジスタの詰め方・積み方」への発想の転換です。

なぜ単体の縮小ではなく「詰め方」が主役になったのか

トランジスタはn型とp型がペア（CMOS）で働きます。これまでの微細化は、トランジスタ1個を小さくすることが中心でした。しかしGAAに到達して、単体をこれ以上小さくする物理的な余地はわずかになりました。

そこで競争の軸が移ります。鍵は「n型とp型をどれだけ詰めて配置できるか」、つまり標準セルの高さ（トラックハイト）をどれだけ縮められるか、です。回路は無数の標準セルでできているので、セルが小さくなれば、単体を縮めなくてもチップ全体の面積が縮みます。次の2つの構造は、まさにこの「詰め方・積み方」の革新です。

下の3Dモデルは、GAA（横並び）→forksheet（壁で仕切る）→CFET（縦積み）の3つを切り替えて、占有面積（赤い床）が縮んでいく様子を見られます。

forksheetとは何か、なぜ間隔を詰められるのか

forksheet（フォークシート）とは、n型とp型のトランジスタの間に絶縁の「壁」を立て、両者を近づけて並べる構造のことです。GAA（ナノシート）とCFETのちょうど中間にあたります。

GAAでは、n型とp型の間にある程度の距離（n-p分離）が必要でした。一方、forksheetは両者の間に絶縁体の壁を先に作り、その壁を基準に作り分けます。これにより、n型とp型の間隔を最先端FinFETの約35%にあたる17nmまで詰められます。

結果として、標準セルの高さを5T（5トラック）から4.3Tへ縮小しつつ、性能の向上も得られます。imecが2017年にSRAM向けに提案し、その後に動作実証されました（imec）。

CFETはなぜ面積を半分にできるのか

CFET（相補型FET）とは、n型のトランジスタをp型の真上に縦に積み重ねる構造のことです。これまで横に並べていたn型とp型を縦に重ねるため、横方向の距離そのものが消えます。マンションの1階と2階を分けて建てれば、同じ土地の面積でも部屋数を増やせます。CFETはこれと同じ発想で、横に必要だった面積をまるごと省きます。

これが決定的です。forksheetが「横の間隔を詰める」のに対し、CFETは「横の間隔をゼロにする」。n-p分離が標準セルの高さの計算から外れるため、トラックハイトを4T以下へ押し下げ、同じ機能の回路を約半分の面積に収められます。

imecはCFETをA7世代（2031年見込み）から導入すると想定し、その先のA3世代までロードマップを描いています。作り方には、1枚の基板の上にそのまま積み上げる方式と、別々に作ってから貼り合わせる方式があり、前者が最も早く実現しやすいとされます（imec）。

研究はどこまで進んでいるのか

CFETはまだ研究段階ですが、最先端の企業はすでに動く回路を作り始めています。2023年のIEDM（半導体の最重要学会）では、Intel・Samsung・TSMCがそろってCFETのインバータ（最も基本的な回路）を実証しました。Intelは3層のn型を3層のp型の上に積んだ構造を示しました。TSMCは2024年に、量産級に近い微細な寸法で実際に動作するCFETインバータを作っています（IEEE Spectrum / TechPowerUp）。

ただし課題も大きく、縦に積むほど製造は難しくなり、上下のトランジスタをつなぐ配線や、発熱の処理が壁になります。そのためCFETは、電力配線を裏側に回す「裏面給電（PowerVia等）」と組み合わせて使われます。Intelは最新世代の18AですでにGAAと裏面給電を実装しており、これが次のCFET世代への布石になっています（Intel/ Tom's Hardware）。

CFETの先には何があるのか

CFETでも、いずれシリコンの薄さが限界になります。そこで研究が進むのが、原子わずか数層の「2次元材料」（MoS₂など）をチャネルに使う構想です。なぜなら、シリコンより薄い層でも電気をよく制御できるためで、究極の微細化の候補としてimecのロードマップに登場しています。

こうした構造の進化は、「チップに回路を焼き付ける製造技術」の限界を絶えず押し広げます。そして、より少ない面積と電力で多くのトランジスタを積む流れは、膨大な計算を求める「AI半導体」の要求そのものです。トランジスタの「積む」革新は、AI時代の性能を支える土台になります。なお本記事は投資助言ではありません（imec）。

この記事のまとめ

• GAAでも単体トランジスタの縮小は限界に近く、面積縮小の主役は「n型とp型をどれだけ詰めるか」へ移った。
• forksheetはn/pの間に絶縁の壁を立てて間隔を詰める。間隔をFinFET比約35%・トラックハイト5T→4.3Tに縮小。
• CFETはn型をp型の真上に縦積みし、横の距離をゼロに。トラックハイト4T以下で面積をほぼ半減できる。
• imecはCFETをA7世代（2031年見込み）から想定。Intel・TSMC・SamsungがIEDM 2023でインバータを実証。
• CFETは製造が極めて難しく裏面給電と併用。さらに先は原子数層の2次元材料が候補に挙がる。