最先端チップの絶縁膜を1原子層単位で積む技術、ALDの正体

Intelが45nmプロセスでCPUのゲート絶縁膜を従来のSiO₂からHfO₂（酸化ハフニウム）に切り替えた2007年は、半導体製造の転換点でした。微細化がSiO₂の物理限界を超え、電子が薄い絶縁膜をすり抜けて漏れる「リーク電流」が制御不可能になったためです。その解決策がALD（Atomic Layer Deposition・原子層堆積法）——1原子層を確実に、均一に積む技術でした。「成膜装置とCVD/PVD/ALDの全体像」は別記事で概観しましたが、この記事はALDの仕組みと半導体製造での適用に焦点を当てます。

ALD（原子層堆積法）とは何か

成膜の中でALDが他の手法と根本的に異なる点は、「自己終結型（self-limiting）」の反応を使うことです。

通常のCVD（化学気相成長）は、原料ガスをウェハーの表面に連続して流し、膜を積み上げます。反応が続く限り積み上がるため速いのが利点ですが、厚さの精密制御や複雑な形状への均一成膜には限界があります。一方、ALDはこれとまったく異なる手順を踏みます。

ALDの1サイクル（4ステップ）：

1. A剤（前駆体）を導入：ウェハー表面の活性点にA剤が吸着し、1原子層ぶんが飽和すると反応が自動的に止まる（self-limiting）
2. パージ（不活性ガスで余分なA剤を排除）
3. B剤（反応剤）を導入：A剤と反応して目的の膜（例：HfO₂）が1原子層できる
4. パージ（余分なB剤と副生成物を排除）

この「吸着→飽和→反応→除去」の繰り返しにより、1サイクルで積む厚さは通常0.1〜1Å（サブオングストローム〜1オングストローム）に制限されます。数十〜百サイクルで1〜10nmの膜が得られます。

1974年、フィンランドのTuomo SuntolaとJorma Antsonが「ALE（Atomic Layer Epitaxy・原子層エピタキシー）」として特許を出願したのが起源です。当初は、電圧をかけると発光する表示パネル向けの薄膜を積む目的でした。半導体への本格適用は1990年代以降、微細化が極限に達してからです（Suntola & Antson / US Patent and Trademark Office）。

なぜCVD・PVDではなくALDが必要になったのか

ALDが不可欠になった理由は2つあります。精度と**コンフォーマル成膜（段差被覆性）**です。

CVDやPVD（物理気相成長）は平坦な面には有効ですが、アスペクト比（深さ÷開口幅）が高い構造——細い溝・深い穴の内壁——では成膜が不均一になります。なぜなら、気相から降り注ぐ分子や粒子は穴の入口付近で壁に付いてしまい、底まで届きにくいからです。一方、ALDのガス分子は拡散して内部まで入り込み、活性点がある限り吸着して反応します。このためアスペクト比60〜80:1以上の構造にも均一に成膜できます。

この特性が3D NAND（3D NANDフラッシュ）の製造で決定的になりました。3D NANDはウェハーに直径数十nm・深さ数μmの穴を掘り、その内壁にセル構造を積みます。最先端の200層超品では穴のアスペクト比が80:1を超え、CVD/PVDでは対応できません。

また膜厚が1〜2nmに達すると、CVDでの厚さ変動がトランジスタ特性のばらつきに直結します。「サイクル数を数えれば厚さがわかる」ALD特有の精密さは、現代の微細化には代替不可能です。

ALDはチップのどこで使われているのか

①ゲート絶縁膜（High-k/Metal Gate・HKMG）

最先端トランジスタのゲート絶縁膜は、ゲート電極とチャネル間の「弁」です。しかし従来のSiO₂は薄くしすぎると電子が量子トンネリングで通り抜け、ゲートで電流を止められなくなります。

Intelは2007年に45nmプロセスで世界初のHigh-k/Metal Gate（HKMG）を量産化しました。 ゲート絶縁膜にHfO₂（酸化ハフニウム、比誘電率約25でSiO₂の約6倍）をALDで成膜することで、物理的な膜厚を確保しながらリーク電流を大幅に削減しました。SiO₂換算で1nm以下の等価膜厚を実現しつつ、実際の膜厚は数nmを確保するという逆転の発想です（Intel Corporation Newsroom）。

この転換以降、FinFET・GAAのすべてにおいて、HfO₂系High-k絶縁膜と金属製ゲート電極（メタルゲート）の組み合わせが標準となりました。「FinFETからGAAへのトランジスタ進化」でも、ゲートが全周を囲む構造になるほど均一なALD成膜の重要性は増します。

②3D NANDのONOセル構造

3D NANDはセルを縦に何百層も積む構造で、穴の内壁にONO（Oxide-Nitride-Oxide）3層スタックを成膜してフラッシュメモリセルを作ります。

• トンネル酸化膜（SiO₂）：電子がトンネリングする層
• 電荷蓄積層（SiN）：データを電荷として保存
• ブロッキング酸化膜（Al₂O₃/SiO₂）：電荷の逃げを防ぐ層

穴のアスペクト比が80:1以上の現代の200層超品では、これを実現できる成膜技術はALDしかありません。積層数が増えるほど（100層→200層→400層）、1チップあたりのALD成膜工程数が増えるため、3D NAND投資はALD装置需要を直接押し上げます。

③DRAMキャパシタ誘電体

DRAMのキャパシタ（電荷を蓄える構造）は微細化に伴い、高アスペクト比のシリンダー型構造になっています。その内壁に高誘電率のZrO₂やHfO₂をALDで積むことで、同じ面積でも大きな静電容量を確保できます。次世代DRAMキャパシタは誘電体をより高誘電率の材料に切り替える必要があり、ALDの精密成膜が鍵を握ります。

誰がALD装置を作っているのか

ALD装置市場は主要3極で形成されています。

AMATは前工程装置（WFE）全体で世界最大手クラスの売上規模を持ちます。前工程装置市場全体は2024年に約1,010億ドルで過去最高でした（Applied Materials）（SEMI）。

装置の全体像は「半導体製造装置の全体俯瞰」、工程の位置づけは「半導体工場の前工程フロー」で確認できます。

課題はスループット：なぜ遅くて難しいのか

ALDの致命的な弱点はスループット（処理速度）の低さです。

1サイクルの所要時間は通常数〜十数秒。1nmの膜には10〜100サイクル必要で、連続成膜のCVDと比べると処理時間は10〜100倍になります。そのため、これは生産コストに直結します。そこで、この課題への対応が2つの方向で進んでいます。

バッチ式ALD（縦型炉）：1回に100〜200枚のウェハーをまとめて処理します。国際電気が世界シェア約70%とされるこの方式は、DRAM・3D NANDの量産ラインで主力です。「多数同時処理」でスループット問題を解決しますが、装置が大型になる点が制約です（国際電気）。

プラズマ援用ALD（PEALD）：B剤の代わりにプラズマを使い化学反応を速める方式です。1サイクルを短縮し熱ALDより速く、そのため先端ロジック（FinFET/GAA）のHigh-k絶縁膜で採用が広がっています。ただし装置コストはバッチ式より高くなります。

微細化が進み、1チップあたりのALD成膜工程数は増加し続けています。「回路パターンを転写する製造装置の仕組み」と合わせて読むと、最先端チップの製造工程が一体でつながって見えてきます。ALDは、次世代半導体の性能を決める工程の一つです。

この記事のまとめ

• ALD（原子層堆積法）は「A剤→パージ→B剤→パージ」の自己終結型反応で1原子層/サイクルを精密に積む技術。1974年フィンランドのTuomo Suntolaが発明し、1990年代以降に半導体製造へ本格適用された。
• CVD・PVDと違いアスペクト比60〜80:1以上の深い穴・細い溝の内壁にも均一に成膜できる。この「コンフォーマル成膜」能力が3D NAND・DRAM・FinFET/GAAの製造を支える。
• IntelはALDによるHfO₂高誘電率ゲート絶縁膜（HKMG）を2007年45nmで世界初量産化し、SiO₂のトンネリングリーク問題を解決した。現代の全先端トランジスタのゲート絶縁膜はALDで積まれている。
• 装置市場の主要3極はASM International（シングルウェハー先駆者）・AMAT（成膜総合）・国際電気（バッチ式、約70%）。前工程装置市場は2024年に過去最高の約1,010億ドルを記録した。
• スループットの遅さ（CVD比1/10〜1/100）が課題。バッチ処理・PEALD（プラズマ援用）で解決が進む。積層数が増えるほどALD工程数は増え、装置需要は構造的に拡大する。