ロジックは縮んでも、SRAMはもう縮まなくなった

スマホやAIチップの世代が進むたびに「トランジスタが何十億個」という話を聞きます。ところがその中身を見ると、計算するロジック回路は順調に縮む一方で、キャッシュに使われるSRAMはほとんど縮まず、チップ面積の大きな割合を占めるようになっています。プロセス世代の数字そのものの意味は「2nmは、もう「2ナノの長さ」を意味していなかった」で扱いました。ここでは「なぜSRAMだけ縮まないのか」に正面から答えます。

SRAMとは何か

SRAM（Static RAM＝静的メモリ）とは、電源が入っている間はデータを保持し続ける、チップ内で最も高速なメモリです。トランジスタだけで1ビットを記憶でき、読み書きが非常に速いため、CPUやGPUの中に置く「キャッシュ（よく使うデータの一時置き場）」に使われます。

ポイントは2つあります。1つは「静的（Static）」という名前のとおり、電源があればデータが消えないこと。後で出てくるDRAMのように定期的な書き直し（リフレッシュ）が要りません。もう1つは、1ビットを記憶するのにトランジスタを6個も使うことです。この6個構成を「6Tセル」と呼びます（Tはトランジスタの頭文字）。この「6個」が、後で効いてくる微細化の壁の正体です。

なぜSRAMは微細化が鈍ったのか

SRAMが縮まなくなった理由は、6Tセルが安定して動くために「ばらつきへの余裕」を必要とするからです。微細化するとトランジスタ1個ごとの特性の差（ばらつき）が大きくなり、6個のバランスが崩れてデータが化けやすくなります。だからこそ、これを防ぐためにセルをむやみに縮められないのです。

少し具体的に見てみます。6Tセルは、2個のインバータ（電気のオン・オフを反転する回路）を向かい合わせにして「0」か「1」を保持し、残り2個で読み書きの出入り口を作っています。この向かい合わせの保持力、つまり雑音に負けずに値を保てる余裕は、トランジスタが小さくなってばらつきが増えるほど痩せていきます。SemiEngineeringの解説「Scaling the Lowly SRAM」も、20nm世代あたりからSRAMの微細化が難しくなり、平面トランジスタからFinFETへ移ることでばらつきを抑えてようやく縮小を続けられた、と整理しています（Semiconductor Engineering）。

結果として、近年のSRAMの停滞ははっきり数字に表れています。TSMCの場合、SRAMセル面積はN5世代からN3世代でわずか約5%しか縮みませんでした。しかも同じ世代でロジックが順調に縮んでいたことを考えると、SRAMだけが取り残されたのです。N2世代（2nm級）でナノシート構造のGAAを使い、SRAM密度を約38Mビット/mm²まで高め、N3比で約11%改善してようやく再加速の兆しが見えました。それでも「ロジック並みに縮む」状態には戻っていません（TrendForce）。

この「SRAMだけ縮まない」現象は、チップの作り方そのものに効いてきます。SRAMが縮まなければキャッシュが面積を食い、同じノードでもダイ（チップ1枚）のコストが下がりにくくなるからです（Tom's Hardware）。

SRAMとDRAMはどう違うのか

SRAMとDRAMの一番の違いは、1ビットの作り方です。SRAMはトランジスタ6個で1ビットを保持し、DRAMはトランジスタ1個とコンデンサ（電荷をためる部品）1個で1ビットを作ります。この構造の差が、速度・容量・コストの違いをすべて生みます。

SRAMはリフレッシュ不要で読み書きが速い一方、6個も使うため面積あたりの容量が小さく、コストが高くなります。だからチップ内のキャッシュという「狭いが速い場所」に向いています。DRAMは1トランジスタ＋1コンデンサと部品が少なく高密度・低コストですが、コンデンサの電荷が時間とともに抜けるので定期的に書き直すリフレッシュが必要で、速度はSRAMに劣ります。こちらは大容量が要る主記憶（メインメモリ）に使われます。役割分担の全体像はメモリの種類を整理した「AIが買い占めたのはGPUだけじゃなかった。メモリが世界で奪い合いになっている」もあわせてどうぞ。

なお、よく混同されますが、HBM（高帯域メモリ）はDRAMを縦に積んだもので、SRAMとは別物です。チップの「すぐ手元のキャッシュ」がSRAM、「少し遠い大容量倉庫」がDRAM／HBM、と覚えると整理しやすくなります。

AIチップでなぜキャッシュが重要なのか

AIチップでオンチップのSRAM（キャッシュ）が重視されるのは、計算そのものより「データをどれだけ速くコアへ運べるか」が速度を決めることが多いからです。これを「メモリの壁（memory wall）」と呼びます。計算回路は速くなり続けたのに、データを運ぶ速度がそれに追いつかず、コアが手待ちになる問題です。

大規模言語モデルの推論では、トークンを1つ生成するたびに大量の重み（パラメータ）をメモリから読み出します。このとき外部のDRAM／HBMへ往復すると、距離が遠いぶん遅く、電力も多く食います。逆に、必要なデータをチップ内のSRAMに置いて再利用できれば、往復を減らして大幅に高速化・省電力化できます。だからこそAIチップは大容量のオンチップSRAMを競って積むのです。この「演算よりデータ移動が速度を縛る」仕組みは「AI半導体の「TOPS」より推論速度を決めるのはメモリ帯域幅だった」で詳しく扱っています。

ここにジレンマがあります。AIチップはSRAMを増やしたいのに、そのSRAMがいちばん縮みにくい。学習でも推論でもメモリが効くのにSRAMが面積を食うため、設計者は「キャッシュをどれだけ載せるか」で常に綱引きを迫られます。GPUがなぜ大量のコアとメモリを束ねる構成になったのかは「CPUとGPUの違いは“手数”だった——GPUがAIの主役になれた理由」も参考になります。

今後はどうなるのか（3D SRAM）

横方向に縮めるのが限界に近づいたため、SRAMの次の一手は「縦に積む」3D化です。セルを構成するトランジスタを上下に重ねれば、平面の面積を増やさずに密度を上げられます。これを1枚のチップ上で積み上げる方式を「モノリシック3D」と呼びます。

研究レベルでは成果が出始めています。2025年5月にNature Communicationsで報告された研究では、2D材料（原子数層の薄さのMoS₂）でできたトランジスタを縦に積むことで、6T SRAMセルの面積を2層構成で約40%、3層構成で約70%削減できると示しました。さらに実際に2層の3D SRAMを試作し、平面設計より小さい面積で動作させています。まだ実験段階で量産は先ですが、「横に縮める」競争の限界を「縦に積む」発想で超えようとしている点が重要です（Nature Communications）。

トランジスタ自体も平面→FinFET→GAAと立体化し、その先はn型とp型を縦に積むCFETへ向かっています（要確認：SRAMへのCFET適用は研究段階）。SRAMの3D化も、この「平面から立体へ」という半導体全体の大きな流れの一部だと捉えると、行き先が見えてきます。

この記事のまとめ

• SRAM（チップ内の高速メモリ＝キャッシュ）は、ロジックほど微細化が進まなくなった。
• 1ビットをトランジスタ6個で作る6Tセルは、安定動作のため面積を縮めにくい。
• TSMCではN5→N3でSRAMセル面積が約5%しか縮まず、N2でようやく密度が約11%向上した。
• DRAMは1トランジスタ+1コンデンサで高密度・低コスト、SRAMは高速だが大面積と役割が違う。
• 打開策は縦に積む3D SRAM。2D材料を使う研究では2層で約40%・3層で約70%のセル面積削減が示された。