AIのメモリはシリコンを16枚積み、数万本の穴で貫いていた——HBM4が2TB/sを出す理由

HBMとCoWoSの全体像と、なぜAI GPUにHBMが必要なのかについては「HBMとCoWoSをゼロから理解する」で解説しています。HBMが通常のDRAMウェハ生産能力を圧迫する需給の話は「HBMを1つ作ると普通のメモリ3つ分の生産能力が消える」で扱っています。ここでは「HBM4の内部構造がどうなっているか」に絞ります。

なぜAIのメモリは「高帯域」でなければならないのか

AIが大型モデルを動かすには、数千億個に達するモデルのパラメータ（設定値）を高速で読み出しながら計算し続ける必要があります。GPUの演算コアが速くても、メモリからデータを供給する速度（帯域幅）が不足していれば、コアは常にデータ待ちになります。この「演算速度とメモリ帯域のミスマッチ」はメモリウォールと呼ばれ、AI時代に最重要の制約になりました。

通常のDDR5メモリは1モジュールあたり毎秒最大約64GBのデータしか運べません。これに対し、JEDECが2025年4月16日に公開したHBM4規格（JESD270-4）は、1スタックあたり毎秒最大2TBを定めています。倍率で言えば約30倍です。

この差はどこから生まれるのか。答えはインターフェース幅（一度に信号をやり取りできる配線の本数）にあります。DDR5が64本なのに対し、HBM4は2048本です。さらにクロック速度を最大8Gbps/pinまで引き上げることで、2TB/sという数字が成立します。

TSV（貫通電極）とはどういう技術か

この2048本の配線をどう実現するかが、HBM製造の核心技術である**TSV（Through-Silicon Via、貫通電極）**です。

TSVとは、薄く削ったシリコンのダイに直径数μm（マイクロメートル）の穴を数千本掘り、銅を充填して作る縦方向の配線です。積み重ねたダイ同士をこの銅柱でつなぐことで、「横に長い配線なしに、直接つながった回路」を実現します。

具体的な製造手順は次の通りです。

1. 薄化：通常のウェハ（750μm程度）を研削で20〜30μmまで薄くする
2. TSV形成：ドライエッチングで深さ20〜30μmの穴を開け、銅をメッキで埋める
3. マイクロバンプ形成：ダイの上下面に直径約15〜25μmのはんだバンプを配置する
4. 積層接合：熱圧着でダイを重ね、各ダイのTSVをマイクロバンプ経由でつなぐ
5. 封止：積層体の隙間を樹脂で埋め、機械的に安定させる

HBM3Eではサムスンが12層・36GBのスタックを実現しており、各DRAMダイを極薄化してTSVで接続する構造はHBM4でも基本的に同じです。

マイクロバンプとハイブリッドボンディング

積層の接合方式には現在2種類が使われています。

**マイクロバンプ（MR-MUF・TC-NCF）**は、はんだの小さな突起（バンプ）でダイ同士をつなぐ方式です。SK hynixの「MR-MUF」はチップを積んだ後に液状樹脂を流し込む方式、Samsungの「TC-NCF」は積む前にフィルム状の樹脂を挟む方式です。現在の主流であり、HBM4でもこの方式が継続しています。

ハイブリッドボンディングは、バンプを使わずに銅の配線と酸化膜を直接貼り合わせる方式で、接続密度をさらに数倍に高められます。当初HBM4での採用が期待されていましたが、量産技術の成熟度から2025年時点の分析ではHBM4Eでも採用が先送りされるとされています。

HBM世代の変遷

HBM2が2016年に登場してから、インターフェース幅・積層数・帯域幅はどう進化してきたか。

HBM4で最も大きな変化はインターフェース幅の倍増（1024→2048bit）です。積層数も最大12-Hiから16-Hiへ増加し、容量も最大64GBへ拡張されました。ベースダイ（スタックの最下層にある制御チップ）はより高度な回路を持ち、ファウンドリ（専業製造会社）での生産が前提になりつつあります。

HBM4を量産できるのは3社だけ

TSVの形成・薄化・積層封止という複雑な後工程を高歩留まりで量産できるメーカーは現在3社に限られています。

• SK hynix：MR-MUF封止技術をHBM3から確立し、HBM市場の約60%を握る。2026年6月18日にHBM4E（12層・48GB・最大16Gbps/pin）のサンプルを主要顧客に出荷した。
• Samsung：TC-NCF方式でHBM3Eの量産課題を乗り越え、NVIDIA Vera Rubin向けHBM4の採用を獲得した。
• Micron：米国唯一のHBMサプライヤーとして地位を確立。Vera Rubin向けHBM4の3社体制に名を連ねる。

3社体制の詳細と各社のシェア推移は「HBMは3社並立へ——SK hynix独占が崩れ、Vera RubinでSamsung・Micronが同時採用された」で解説しています。

HBM4の製造コストが通常DRAMを圧迫する

HBMはTSV形成・薄化・積層封止という追加工程が必要なため、1ビットあたりの製造コストが通常のDRAM（DDR5）の3〜4倍に達します。メモリメーカーが利幅の大きいHBMにウェハを優先配分する結果、PC・スマホ向けの通常DRAMの生産枠が圧迫され、価格が上昇します。

TrendForceによれば、HBMが世界のDRAMウェハ投入に占める比率は2025年の約18%から2026年に22〜23%、2027年には約30%へ上昇する見込みです。

この記事のまとめ

• HBM4はDRAMダイを最大16枚積み、TSV（貫通電極）で電気的に直結して2048-bitのインターフェース幅と最大2TB/sを実現する（JEDEC JESD270-4）。
• TSVはダイに直径数μmの穴を数千本掘り銅を充填した縦配線で、薄化→穴あけ→銅埋め→積層接合→封止という5工程で作られる。
• 封止方式はSK hynixのMR-MUFとSamsungのTC-NCFが主流。ハイブリッドボンディングはHBM4Eでも採用が先送りされた。
• 量産できるメーカーはSK hynix・Samsung・Micronの3社。NVIDIA Vera Rubin向けで初めて3社が揃った。
• HBMの製造コストは通常DRAMの3〜4倍で、ウェハ配分の優先がDRAM全体の供給を圧迫し価格上昇の一因になっている。