AIチップの性能を握っていたのは、計算ではなく「チップ同士の配線」だった

AIチップは、もはや1枚の巨大なチップでは作れません。小さなチップ（チップレット）を束ねて1つの製品にします。その「分けて組み合わせる」発想は「1つの大きなチップをやめ、小さな部品を組み合わせる時代が来た」で扱いました。本稿はその先——束ねたチップ同士を「どうつなぐか」という、性能を最後に決める部分を深掘りします。

ダイ間インターコネクトとは何か

ダイ間インターコネクト（die-to-die、略してD2D）とは、1つのパッケージの中で、チップ（ダイ）同士を直接つなぐ高速配線のことです。

「ダイ」とは、ウェハから切り出した1枚のチップそのものを指します。チップレット設計では、計算するダイ、入出力のダイ、メモリのダイなどを1つのパッケージに束ねます。このとき、ダイとダイの間でデータをやり取りする配線が、ダイ間インターコネクトです。基板やプリント基板を経由する従来の配線とは違い、ダイ同士をごく短い距離で密に結びます。

なぜわざわざ密につなぐのか。距離が短いほど信号は速く届き、消費電力も下がるからです。たとえば、データを1ミリ動かすのと数センチ動かすのとでは、必要な電力が大きく変わります。AIチップのように大量のデータを動かす製品では、この差が性能と電力をそのまま左右します。

UCIeとNVLinkは何が違うのか

UCIeとNVLinkは、どちらもチップ同士をつなぐ技術ですが、「つなぐ距離」と「立場」が異なります。UCIeは同じパッケージ内のダイをつなぐオープン標準、NVLinkはパッケージをまたいでGPUを結ぶNVIDIAの独自規格です。

UCIe：パッケージ内をつなぐオープン標準

UCIe（Universal Chiplet Interconnect Express）は、ダイ間接続の業界標準規格です。重要なのは、これが「物理層（PHY）」と「プロトコル層」を定めている点です。物理層とは、信号を電気としてやり取りする一番下の層——配線の電圧やタイミング、接続点の並べ方そのものです。プロトコル層は、その上でどんなルールでデータを運ぶかを決めます。UCIeはこの両方を標準化し、メーカーの違うダイ同士でもつなげるようにします。

データ速度は、UCIe 2.0で1レーンあたり最大32GT/s（ギガ転送/秒）、2025年のUCIe 3.0では48/64GT/sへと倍増しました（UCIe Consortium）。同じパッケージの中で、これだけ高速な信号を多数のレーンで並走させます（UCIe Consortium）。

NVLink：パッケージをまたいでGPUをつなぐ

一方、NVLinkはNVIDIAが開発した、GPU同士を直接つなぐ独自の高速接続です。こちらはパッケージの外、複数のGPUを束ねる役割を担います。第5世代NVLinkは、1基のGPUあたり1.8TB/sの帯域を持ち、これは18本のリンク×各100GB/sで構成されます（NVIDIA）。さらにNVLink Switchを使うと、最大72基のGPUを130TB/sでつなぎ、1つの大きなGPUのように動かせます。

つまり、UCIeはパッケージ内のダイをつなぎ、NVLinkはパッケージをまたいでGPUをつなぐ。役割の階層が違います。この「近くを密に、遠くを広く」という考え方は、データセンター全体のネットワークにもそのまま続いていて、「AIの学習速度を決めるのは、GPUより“つなぎ方”だった」で扱っています（NVIDIA）。

SerDes：データを1本にまとめる縁の下の力持ち

UCIeもNVLinkも、その内側ではSerDes（サーデス、Serializer/Deserializer）という回路が働いています。SerDesは、並列のデータを1本の高速な信号に変換（直列化）して送り、受け側で並列に戻す（並列化）回路です。配線の本数を減らせるため、限られた面積で高い帯域を出せます。

1レーンあたりの速度は世代ごとに上がり、初期の28Gビット/秒から、最新世代は224Gビット/秒級に達しています。この高速化を支えるのがPAM4という信号方式で、1回の信号で2ビットを送れるため、従来方式の2倍の効率になります（要確認：方式の詳細は各社実装で差がある）（SemiWiki）。

なぜ配線がAIチップの性能を決めるのか

配線がAIチップの性能を決めるのは、AIチップが「計算する部品」と「データを供給する部品」の集合体であり、その間を大量のデータが絶えず行き来するからです。

計算がいくら速くても、データが間に合わなければ計算回路は待たされ、性能は出ません。AIのASICやGPUは、計算ダイのすぐ隣にHBM（積層メモリ）を置き、太い配線で結びます。この「計算とメモリをいかに太くつなぐか」が性能を決める構図は、「AIの性能を決めていたのは、GPUより「メモリ」だった」で詳しく扱っています。

ここで効くのが「バンプピッチ」です。バンプとは、ダイをつなぐ無数の微小な接続点（はんだの突起）で、その間隔をバンプピッチと呼びます。つまり、間隔が狭いほど、同じ面積に多くの配線を通せます。UCIeでは、標準パッケージで100〜130μm、先端パッケージで25〜55μm、ハイブリッド接合では1〜25μmと、用途に応じてピッチが定められています（UCIe Consortium）。狭くするほど「帯域密度」——単位面積あたりに通せるデータ量——が跳ね上がります。接合をさらに極微細化する技術は「ハイブリッドボンディングとSoIC」で扱っています。

そして、配線は電力の鍵でもあります。データを動かすこと自体が電力を消費するため、距離が短く接続点が密なほど、1ビットを送るのに必要な電力（pJ/bit）が下がります。AIチップの消費電力が問題になるいま、「計算をどう速くするか」と同じくらい「データをどう近く・省電力で運ぶか」が設計の中心になりました。こうした配線を高密度で実現する土台がCoWoSなどの先端パッケージング技術です。自社AIチップを設計する企業がこの実装競争に挑む構図は、「GoogleもAmazonも、AIチップを自分で作り始めた」で扱っています。

ダイ間インターコネクトは今後どうなるのか

今後は、配線の高密度化と標準化がさらに進みます。UCIeは2.0で3D積層（ダイを縦に重ねる）に対応し、3.0で速度を倍増させました。バンプピッチは1μm級のハイブリッド接合へ向かい、ダイ同士をほぼ「貼り合わせる」水準に近づきます。これにより帯域密度は2D・2.5D実装を大きく上回ります（UCIe Consortium）。

同時に、SerDesの高速化（224Gビット/秒級）と、NVLinkに代表されるパッケージ間接続の進化が並走します。配線・物理層・基板という、かつては「裏方」だった領域が、AIチップの性能と電力を決める主戦場になりつつあります。計算の速さを競う時代から、「データをどうつなぐか」を競う時代へ——その移行のただ中にあります。

この記事のまとめ

• **ダイ間インターコネクト（D2D）**は、パッケージ内でチップ同士を直接つなぐ高速配線で、チップレット性能の律速になる。
• UCIeは同じパッケージ内のダイをつなぐオープン標準の物理層（最大32GT/s、3.0で48/64GT/s）、NVLinkはパッケージをまたいでGPUを結ぶNVIDIAの独自規格（第5世代で1基あたり1.8TB/s）。
• SerDesは並列データを高速な直列信号に変換する回路で、最新世代は1レーン224Gビット/秒級。
• バンプピッチが狭いほど配線を多く通せ、帯域密度が上がる。狭ピッチ化が高帯域の鍵。
• 計算より「データをどう運ぶか」が性能と電力を左右する。配線はAIチップ設計の中心課題になった。