1つの大きなチップをやめ、小さな部品を組み合わせる時代が来た

「より細かく」だけが、チップの進化ではありません。いまの最先端を支えるもう一つの主役が、チップを「分けて組み合わせる」チップレットです。微細化の限界を実装で超える発想は「微細化が限界でも、チップはまだ速くなる」で扱いました。本稿はその核心であるチップレットを掘り下げます。

チップレットとは何か

チップレットとは、大きな1枚のチップを、機能ごとに分けた小さなチップに分割したものです。これらを1つのパッケージの中で組み合わせ、1つの製品に仕立てます。

たとえばCPUなら、計算を担う部分、外部とやり取りする入出力の部分、メモリの部分——こうした機能を別々の小さなチップ（チップレット）にして、後から束ねます。かつては、これら全てを1枚の大きなチップに作り込むのが当たり前でした。チップレットは、その常識を「分けて組み合わせる」へと変えた設計です。

なぜチップを分割するのか

チップを分割する主な理由は、歩留まりの改善と、混ぜて使える柔軟性です。

第一に、歩留まりです。チップは大きいほど、どこか1か所に欠陥が入る確率が上がり、欠陥があればチップ全体が不良になります。小さなチップレットに分ければ、欠陥の影響をその1つの小片だけに抑えられます。結果、良品の割合（歩留まり）が上がり、コストを下げられます。

第二に、柔軟性です。最先端の製造は非常に高価です。そこでチップレットなら、最先端が本当に必要な部分（計算コア）だけを最先端ノードで作り、そうでない部分（入出力など）は安い成熟世代で作る、という使い分けができます。

さらに、メモリや別機能のチップを後から足すことも容易です。AIの性能を支えるHBMやCoWoSも、この「束ねる」発想の延長にあり、「AIの性能を決めるHBMとCoWoSの基礎」で扱っています。

UCIeとは何か

チップレットを束ねるには、チップレット同士をつなぐ配線が必要です。その接続方法の業界標準が、UCIe（Universal Chiplet Interconnect Express）です。

これまで、チップレットをどうつなぐかは各社バラバラでした。同じメーカーのチップレット同士しか組み合わせられず、せっかくの「組み合わせる」自由が制限されていました。UCIeは、この接続の“共通の差込口”を決める標準規格です。

UCIeが普及すれば、メーカーの垣根を越えてチップレットを組み合わせる“市場”が生まれます。設計の自由度が一気に高まり、半導体の作り方そのものが変わる可能性があります。

チップレットはどこで使われているのか

チップレットは、すでに最先端のCPUやAIチップで広く使われています。

先駆けはAMDです。AMDは早くからCPUにチップレットを採用し、計算コアを複数のチップレットに分けることで、性能とコストの両立に成功しました。これが、チップレットが本流になる流れを作りました。また、NVIDIAなどのAIチップも、複数のチップやメモリを1つのパッケージに束ねる設計が主流です。AI向けの大規模な計算チップは、もはや単一の巨大チップでは作れず、チップレットの組み合わせで実現されています。

微細化が物理的な限界に近づくなか、チップレットは性能を伸ばし続けるための主要な手段になりました。そして、これら多数のチップレットを載せる土台として、ガラス基板のような次世代のパッケージ技術も重要になっています。その動向は「AIチップの土台は、樹脂からガラスに変わろうとしている」で扱っています。

この記事のまとめ

• チップレットは、大きな1枚のチップを機能ごとの小さなチップに分け、組み合わせて1製品にする設計。
• 分割の利点は、歩留まりの改善（不良を小片に限定）と、世代の違うチップを混ぜられる柔軟性。
• 最先端が必要な部分だけ最先端で作り、他は安い世代で作る使い分けができる。
• UCIeは、異なるチップレット同士をつなぐ業界標準規格で、混載の“共通の差込口”を決める。
• AMDが先行し、AIチップでも主流。微細化の限界を補う主要な手段になっている。