スマホのチップ1枚に、CPUもGPUも通信も全部入っていた——SoCという「全部乗せ」の設計思想

家電量販店の棚に並ぶスマートフォンの中には、数十億から数百億個のトランジスタが詰まった半導体が入っている。しかし「何個のチップが入っているか」と問われると意外に難しい。正解は「主要な機能はほぼ1枚に集約されている」だ。「CPUとGPUの違いと役割」を理解した上でこの記事を読むと、なぜ"合体"させることが合理的なのかがよりよくわかる。

SoC（システムオンチップ）とは何か

SoCはSystem on Chip（システム・オン・チップ）の略で、本来は別々のチップに分けて実装していた複数の機能を、1枚のシリコンダイ上に集積した半導体だ。

スマートフォンはその典型だ。QualcommのSnapdragonシリーズも、Apple A17 Proも、MediaTekのDimensityシリーズも、上記の機能が1枚のダイに収まったSoCだ。これらを別々の基板に並べていたなら、スマホは今より何倍も厚く重くなり、バッテリーも数十分で切れるだろう。

なぜ"1チップ"はバラバラより速くて省電力なのか

SoC最大の利点は、信号が移動する距離が圧倒的に短いことだ。

複数のチップをプリント基板（PCB）上に配置すると、チップ間の信号はPCB上の金属配線を数cmにわたって伝わる。このとき配線の電気抵抗と寄生容量が電力を消費し、また信号の往復時間（レイテンシ）が生まれる。チップ数が増えるほど、この損失は積み上がる。

SoCではすべての機能が1枚のシリコンダイ内に収まる。ダイ内部の配線は数μm〜数mm程度と短く、信号の伝達が速く、消費電力が激減する。CPUとGPUがそれぞれ独自のDRAMを持つ代わりに、同じメモリプールを共有する「ユニファイドメモリ（UMA）」構造も取れる。AppleのMシリーズはこのUMAを採用し、CPUとGPUが高速でメモリを共有しながら消費電力を抑えている。

スマートフォンSoCはどう進化したか

スマートフォンSoCのトランジスタ数は、10年余りで約40倍に増えた。

2023年に発表されたApple A17 Proは、TSMCの第1世代3nmプロセス（N3B）で190億個のトランジスタを1枚のダイに集積した。6コアCPU、6コアGPU、そして16コアのNeural Engineを搭載し、薄さ8.25mmのiPhone 15 Proの中に収まっている（Apple・2023年）。

このSoCを設計したAppleも、製造自体はTSMCに委託している。世界のスマートフォン向けCPU設計の99%超でArm（ARM Holdings）のIPが使われている（Arm Holdings・2025年）。Qualcomm・MediaTekはArmのライセンスを取得してCPUコアを設計し、TSMCなどのファウンドリで量産するファブレスモデルを取る。

2025年のスマートフォン向けSoC出荷シェアは、Qualcomm約28%・MediaTek約26%・Apple約17%と報告されている（Counterpoint Research・2025年）。

NPU：SoCに"AI専用頭脳"が加わった転換点

SoCの進化で最も大きな転換点は、NPU（Neural Processing Unit）の登場だ。

NPUはAI推論に特化した回路で、ニューラルネットワークの行列演算を効率的に処理するよう設計されている。世界で初めてスマートフォン向けSoCにNPUを搭載したのは、2017年9月にAppleが発表したA11 Bionicだ。このNPUは毎秒最大6,000億回の計算（0.6 TOPS）に対応し、Face IDのリアルタイム認識などのAI処理を担った（Apple・2017年）。

現在、主要SoCのNPU性能は桁違いになっている。Apple A17 Proの16コアNeural Engineは最大35 TOPS、QualcommのSnapdragon X Elite（Hexagon NPU）は45 TOPS。MediaTek Dimensity 9400はTSMC N3E（GAAナノシート構造）を採用してAPU 870を内蔵し、さらなる高効率AI処理を実現した（MediaTek・2024年）。

SoC内NPUの性能向上により、翻訳・音声認識・写真強調・自動文章生成といったAI処理がクラウドではなくデバイス側で完結するようになってきた。これがエッジAIと呼ばれる潮流の基盤を作っている。

AIデータセンターのチップもSoCの発想でできている

「1チップに機能を統合する」SoCの設計思想は、スマートフォンに限らずAIデータセンターの専用チップにも広がっている。

GoogleのTPU（Tensor Processing Unit）は行列演算に特化した演算コアと、HBM（高帯域幅メモリ）コントローラーをシリコン1枚に集積したASIC型SoCだ。AWSのTrainium 2もAI学習に最適化されたNeuronコアと独自インターコネクトを1チップに統合している。詳しくは「GoogleもAmazonも、AIチップを自分で作り始めた」で解説している。

AppleのMシリーズも同様だ。M4 Proは14コアCPUと20コアGPU、38 TOPSのNeural Engine、そしてUMAを一枚のダイに収めている。これがMacBook Proを重量1.6kgで長時間バッテリー駆動させ、外付けGPUを不要にした。CPU・GPU・NPU・共有メモリの近接配置がこれだけ大きな差を生む。

汎用性を求める用途では、NVIDIAのH100のようにGPUダイとHBMメモリダイを別々に製造し、先端パッケージング（CoWoS）で同一パッケージに統合する手法も使われる。これはモノリシックなSoCではないが、チップを近接配置して電力効率と帯域を稼ぐという目的は同じだ。

SoCとチップレットはどう違うのか

SoCの「1枚に全部」アプローチには限界もある。ダイが大きくなるほど欠陥の影響を受けやすくなり、歩留まり（良品率）が下がって製造コストが上がる。

この問題を解決する手法が「チップレット」だ（「チップレットとUCIe」参照）。機能ごとに小さなダイを別々に作り、先端パッケージング技術で1つのパッケージに統合する。AMD EPYCサーバーCPUはコンピュートダイとI/Oダイを別製造して統合し、歩留まりを高めながら大規模な集積を実現している。

AppleのM1 Ultraは、2枚のM1 Maxダイを「UltraFusion」という独自の相互接続技術で貼り合わせ、外部からは1つの大きなSoCのように見せる手法を取った。モノリシックSoCとチップレットの中間にある設計だ。

SoC（モノリシック統合）とチップレット（分割統合）は対立ではなく、目的に応じて使い分けられる設計の選択肢だ。スマートフォン向けのような量産・薄型・省電力優先ではモノリシックSoC、サーバーや高性能PC向けの大規模集積ではチップレットが選ばれる傾向がある。

この記事のまとめ

• SoC（System on Chip）は、CPU・GPU・NPU・メモリコントローラー・通信モデムを1枚のシリコンに集積する設計思想。スマホからAIデータセンターまで採用が広がっている。
• チップ間の外部配線を排除することで信号経路が短縮し消費電力が大幅に下がる——スマホの薄型・長時間バッテリーはこの設計で成立している。
• 2017年のApple A11 Bionicで世界初のスマホ向けNPU（0.6 TOPS）が誕生。2023年のA17 Proは190億個のトランジスタ・35 TOPSに進化した。
• 世界のスマートフォン向けCPU設計の99%超がArmのIPを採用しており、Qualcomm・MediaTek・Appleが設計しTSMCなどで製造する構造になっている。
• GoogleのTPUやAWSのTrainium 2など、AIデータセンター向け専用チップもSoCの「1チップ統合」の発想で電力効率を追求している。