AIチップは小さくするのが常識だった——ウェハー1枚を丸ごと使う設計が変えた前提

「GPU・AI半導体基礎」で扱ったように、AIの学習・推論を支えるのは、大量の掛け算・足し算を並列にこなす計算専用チップだ。NVIDIAのGPUが支配するこの市場で、Cerebrasが採った戦略は「同じ土俵に乗らない」というものだった。

なぜ「チップは小さく作る」のが常識なのか

半導体の製造プロセスでは、シリコンウェハー上にパターンを焼き付け、最後にウェハーをダイ（チップ）単位に切り出す。どんなに高度なプロセスでも、ウェハー上には微細な欠陥（ダスト・結晶欠陥）がランダムに存在する。

ダイが小さければ小さいほど、1枚のウェハーから取り出せるダイの数が増え、かつ1ダイ内に欠陥が入り込む確率が下がる。これが歩留まり——良品率——を高める基本原理だ。スマートフォン向けSoCが指の爪ほどの面積に収まるのも、コストと歩留まりを最適化した結果である。

この常識に真っ向から挑戦したのが、2016年創業のCerebras Systemsだ。

WSEとは何か——ウェハー全面を1枚のチップとして使う

Cerebrasが開発したWSE（Wafer-Scale Engine）は、300mmウェハーを切り出さずにそのまま1チップとして使う。チップ面積は約46,000mm²——通常のGPU（約800mm²）の約57倍、スマートフォン向けSoC（約100〜200mm²）の数百倍に相当する。

最新世代のWSE-3（2024年発表）のスペックを示す。

（Cerebras公式・各社技術資料より。比較値はアーキテクチャが異なるため直接比較には注意が必要。）

トランジスタ数はH100の約50倍に達する。チップ内に直接載せた超高速メモリ（オンチップSRAM）はH100が内蔵する同種メモリの約880倍、チップ内帯域は約270倍だ。

歩留まり問題をどう解決したのか

WSEの最大の技術的難所が歩留まりだ。チップ面積が46,000mm²になると、欠陥が1か所でも存在すれば全体が不良になる——通常の設計ならそうなる。

Cerebrasの解決策は冗長コア設計だ。製造時に必要数よりも多くのコアを搭載しておき、出荷前の検査で欠陥コアを特定して論理的に無効化する。WSE-3で公称する90万コアは、すでに欠陥コアを除外した後の動作保証数であり、製造時にはそれ以上のコアが搭載されている。

この手法は、他のメモリチップが不良セルを冗長セルで代替するのと本質的に同じだ。ただし、通常のメモリチップが代替するのはメモリセル単位であるのに対し、WSEはプロセッサコア単位で行っている点がスケールとして異例だ。

結果として、ウェハー全面を使いながらも実用的な歩留まりを実現している（Cerebras）。

GPUクラスターの何が問題なのか——通信ボトルネック

「NVIDIAのCUDA」で支配されるGPUクラスターは、大規模モデルの学習にあたり複数のGPUにパラメータを分散して処理する。この際、GPU同士が計算途中の結果をやり取りするために専用の高速ネットワークを使うが、これが通信ボトルネックになることがある。

特に大規模言語モデル（LLM）は、モデルサイズが大きくなるほどGPU間通信の比率が増える。その結果、計算効率（理論性能に対して実際に引き出せる性能の割合）が低下する傾向にある。

WSEはこの問題を設計段階から排除する。44GBのSRAMと約900TB/sのオンチップ帯域があれば、多くのモデルのパラメータをチップ内に完全に収められる。GPU間をまたぐ通信が不要になるため、通信待機による計算効率の低下が生じにくい。

「カスタムAIチップ」のGoogleがTPUを分散学習向けに最適化したように、Cerebrasもまた「通信コストを最小化する」という同一の問題に対して、アーキテクチャのレベルで異なる答えを出したといえる。

CS-3システム——ハードウェア全体の設計

WSE-3を搭載した完成システムが**CS-3（Cerebras CS-3）**だ。ウェハーを単体で使うだけでなく、冷却・電源・インターフェースを含めたシステムとして設計されている。

1台あたりの消費電力は約240kWとされており、通常のGPUサーバー1台（数kW〜数十kW）と比べると大きい。しかし複数のGPUサーバー群が担うワークロードを1台で処理できる場合、トータルの電力・スペース・管理コストが有利になるケースもある。

顧客として公表されているのは、米国のスーパーコンピューターセンターであるアルゴンヌ国立研究所とローレンス・リバモア国立研究所、そして創薬研究を行うAstraZenecaなどだ。超大規模な学習ワークロードを少ない物理台数で処理したい組織が主なターゲットとなっている。

CerebrasはTSMCに製造委託するファブレス企業

Cerebrasは設計専業のファブレス企業であり、製造はファウンドリ最大手のTSMCに委託している。WSE-3の製造プロセスはTSMC N5（5nm世代）だ。

300mmウェハー1枚がそのまま1チップになるため、1枚のウェハーから1製品しか得られない。通常は1枚のウェハーを数百〜数千ダイに切り出すことを考えると、製造コスト面では不利な構造だが、代わりに他社にはない単体チップのスペックを実現している。

「UMC・SMIC・GlobalFoundries」といった他のファウンドリは成熟プロセスに特化している。一方でWSEのような最先端・超大面積ダイはTSMCでなければ製造できない。この点でも、Cerebrasのビジネスモデルはシリコンサプライチェーンの頂点に依存している。

限界とCerebrasの立ち位置

WSEアプローチには明確な限界もある。

最大の課題はスケールアウトの難しさだ。複数のCS-3を並列接続する場合、結局はノード間通信が必要になり、単一チップ内完結のメリットが薄れる。GPU同士を高速につなぐ専用の接続技術とソフトウェアを丸ごと揃えたNVIDIAに対し、エコシステムの厚さでは分が悪い。

また、汎用性の低さも課題だ。「推論特化チップ」との比較でも、WSEは超大規模学習に偏ったアーキテクチャで、推論・エッジ・リアルタイム処理には過剰設計になりがちだ。

それでも、Cerebrasが示したのは「設計の前提そのものを疑うことが新しい市場を生む」という教訓だ。AIチップを小さく作る常識は、大規模モデルの時代には唯一の正解ではない——WSEはその実証例として、半導体設計の思考実験として語り続けられるだろう。